Organizacja OpenPOWER Foundation ogłosiła nowy projekt LibreBMC, którego celem jest stworzenie w pełni otwartego kontrolera BMC (Baseboard Management Controller) dla serwerów stosowanych w centrach danych. LibreBMC będzie rozwijane jako wspólny projekt, do którego dołączają już takie firmy jak Google, IBM, Antmicro, Yadro i Raptor Computing Systems.
BMC to specjalizowany kontroler instalowany w serwerach, posiadający własny procesor, pamięć, magazyn i interfejsy do odczytu czujników, który zapewnia niskopoziomowy interfejs do monitorowania i zarządzania sprzętem serwerowym. Dzięki BMC można niezależnie od działającego systemu operacyjnego śledzić stan czujników, zarządzać zasilaniem, oprogramowaniem układowym i dyskami, organizować zdalne uruchamianie przez sieć oraz zapewniać działanie konsoli zdalnego dostępu itp. serwerze Stan czujników, zarządzanie zasilaniem, oprogramowaniem i dyskami, zdalne uruchamianie po sieci oraz zapewnienie działania konsoli dostępu zdalnego można realizować niezależnie od działającego systemu operacyjnego.
LibreBMC rozwija się zgodnie z zasadami Open Hardware. Oprócz otwartych schematów, dokumentacji projektowej i specyfikacji, planuje się wykorzystanie otwartych narzędzi do rozwoju. W szczególności do tworzenia elektronicznych schematów SoC wykorzystany zostanie framework LiteX, a do opracowywania rozwiązań opartych na FPGA użyty będzie pakiet SymbiFlow. Ostateczna płyta będzie odpowiadać specyfikacji DC-SCM, która definiuje wymagania dotyczące modułów zarządzających stosowanych w sprzęcie serwerowym rozwijanym przez projekt Open Compute.
LibreBMC będzie wyposażony w procesor oparty na otwartej architekturze POWER. Jako oprogramowanie układowe wykorzystany zostanie stos OpenBMC, opracowany niegdyś przez firmę Facebook i przekształcony w wspólny projekt, rozwijany pod egidą organizacji Linux Foundation. Zastosowanie OpenBMC w połączeniu z projektem LibreBMC umożliwi uzyskanie w pełni otwartego produktu, łączącego otwarty sprzęt z otwartym oprogramowaniem układowym. Aktualnie LibreBMC jest na etapie projektowania prototypu, realizowanego przy użyciu FPGA Lattice ECP5 i Xilinx Artix-7.
Źródło: opennet.ru
