Jak wiemy przejściu na technologię procesową 3 nm będzie towarzyszyć przejście na nową architekturę tranzystorową. W ujęciu Samsunga będą to np. tranzystory MBCFET (Multi Bridge Channel FET), w których kanał tranzystora będzie wyglądał jak kilka kanałów umieszczonych nad sobą w postaci nanostron, otoczonych ze wszystkich stron bramką (więcej szczegółów , Widzieć ).
Według twórców z belgijskiego centrum Imec jest to progresywna, ale nie idealna konstrukcja tranzystorowa wykorzystująca pionowe bramki FinFET. Idealny do procesów technologicznych ze skalą pierwiastków mniejszą niż 3 nm , który zaproponowali Belgowie.
Imec opracował tranzystor z podzielonymi stronami lub arkuszem Forksheet. Są to te same pionowe nanostrony, co kanały tranzystorowe, ale oddzielone pionowym dielektrykiem. Po jednej stronie dielektryka utworzony jest tranzystor z kanałem n, po drugiej z kanałem p. I oba otoczone są wspólną okiennicą w formie pionowego żebra.
Zmniejszenie odległości na chipie pomiędzy tranzystorami o różnej przewodności jest kolejnym poważnym wyzwaniem w kontekście dalszego ograniczania skali procesu. Symulacje TCAD potwierdziły, że tranzystor z dzieloną stroną zapewniłby 20-procentowe zmniejszenie powierzchni matrycy. Ogólnie rzecz biorąc, nowa architektura tranzystorów zmniejszy standardową wysokość komórki logicznej do 4,3 ścieżki. Ogniwo stanie się prostsze, co dotyczy również produkcji ogniwa pamięci SRAM.
Proste przejście z tranzystora nanostronicowego na dzielony tranzystor nanostronicowy zapewni 10% wzrost wydajności przy zachowaniu zużycia lub 24% zmniejszenie zużycia bez zwiększenia wydajności. Symulacje dla procesu 2 nm wykazały, że komórka SRAM wykorzystująca oddzielne nanostrony zapewniłaby łączną redukcję powierzchni i poprawę wydajności aż do 30% przy odstępach między złączami p i n do 8 nm.
Źródło: 3dnews.ru