W świetle zbliżającej się bariery w produkcji chipów, jaką jest brak możliwości dalszego ograniczania procesów technicznych, na pierwszy plan wysuwa się wielochipowe pakowanie kryształów. Wydajność przyszłych procesorów będzie mierzona złożonością lub, jeszcze lepiej, złożonością rozwiązań. Im więcej funkcji przypisze się do małego chipa procesora, tym mocniejsza i wydajniejsza będzie cała platforma. W tym przypadku sam procesor będzie platformą z masy heterogenicznych kryształów połączonych szybką magistralą, która nie będzie gorsza (pod względem szybkości i zużycia) niż gdyby był jednym monolitycznym kryształem. Innymi słowy, procesor stanie się zarówno płytą główną, jak i zestawem kart rozszerzeń, w tym pamięcią, urządzeniami peryferyjnymi i tak dalej.
Intel zademonstrował już wdrożenie dwóch autorskich technologii przestrzennego pakowania odmiennych kryształów w jednym opakowaniu. Są to EMIB i . Pierwsza to interfejsy mostkowe wbudowane w podłoże „montażowe” służące do poziomego ułożenia kryształów, a druga to trójwymiarowy lub piętrowy układ kryształów wykorzystujący m.in. poprzez pionowe kanały metalizacji TSV. Wykorzystując technologię EMIB, firma produkuje układy FPGA generacji Stratix X i procesory hybrydowe Kaby Lake G, a technologia Foveros zostanie wdrożona w produktach komercyjnych w drugiej połowie tego roku. Będzie on używany na przykład do produkcji procesorów do laptopów Lakefield.
Oczywiście Intel na tym nie poprzestanie i będzie nadal aktywnie rozwijać technologie progresywnego pakowania chipów. Konkurenci robią to samo. Jak i Samsung opracowują technologie przestrzennego rozmieszczania kryształów (chipletów) i zamierzają w dalszym ciągu korzystać z nowych możliwości.
Niedawno na konferencji SEMICON West Intel ponownie że jej technologie opakowań wielochipowych rozwijają się w dobrym tempie. Na wydarzeniu zaprezentowano trzy technologie, których wdrożenie nastąpi w najbliższej przyszłości. Trzeba powiedzieć, że wszystkie trzy technologie nie staną się standardami branżowymi. Firma Intel zachowuje wszystkie rozwiązania dla siebie i udostępnia je klientom wyłącznie w celu produkcji kontraktowej.
Pierwszą z trzech nowych technologii przestrzennego pakowania chipsetów jest Co-EMIB. Jest to połączenie taniej technologii interfejsu mostkowego EMIB z chipletami Foveros. Wielochipowe konstrukcje Foveros można łączyć ze sobą za pomocą poziomych łączy EMIB w złożone systemy bez utraty przepustowości i wydajności. Intel twierdzi, że opóźnienia i przepustowość wszystkich wielowarstwowych interfejsów nie będą gorsze niż w chipie monolitycznym. W rzeczywistości, ze względu na ekstremalną gęstość heterogenicznych kryształów, ogólna wydajność i efektywność energetyczna rozwiązania oraz interfejsów będą jeszcze wyższe niż w przypadku rozwiązania monolitycznego.
Po raz pierwszy technologię Co-EMIB można będzie wykorzystać do produkcji hybrydowych procesorów Intel dla superkomputera Aurora, którego dostawa ma nastąpić pod koniec 2021 r. (wspólny projekt firm Intel i Cray). Prototypowy procesor został zaprezentowany na targach SEMICON West jako stos 18 małych kości na jednej dużej kości (Foveros), z których dwie zostały połączone poziomo interkonektem EMIB.
Druga z trzech nowych technologii przestrzennego pakowania chipów firmy Intel nosi nazwę Omni-Directional Interconnect (ODI). Technologia ta to nic innego jak wykorzystanie interfejsów EMIB i Foveros do poziomego i pionowego łączenia elektrycznego kryształów. Tym, co uczyniło ODI odrębną pozycją, był fakt, że firma zaimplementowała zasilanie chipletów w stosie za pomocą pionowych połączeń TSV. Takie podejście umożliwi efektywną dystrybucję żywności. Jednocześnie znacznie zmniejsza się rezystancja kanałów TSV 70 μm do zasilania, co zmniejszy liczbę kanałów wymaganych do zasilania i zwolni obszar na chipie dla np. Tranzystorów.
Wreszcie Intel nazwał interfejs chip-chip MDIO trzecią technologią pakowania przestrzennego. Jest to Advanced Interface Bus (AIB) w postaci warstwy fizycznej służącej do wymiany sygnałów między chipami. Ściśle mówiąc, jest to druga generacja magistrali AIB, którą Intel opracowuje dla DARPA. W 2017 roku wprowadzono pierwszą generację AIB z możliwością przesyłania danych każdym stykiem z prędkością 2 Gbit/s. Magistrala MDIO zapewni wymianę z szybkością 5,4 Gbit/s. Połączenie to stanie się konkurentem dla autobusu TSMC LIPINCON. Szybkość transferu LIPINCON jest wyższa - 8 Gbit/s, ale Intel MDIO ma wyższą gęstość GB/s na milimetr: 200 w porównaniu do 67, więc Intel twierdzi, że jest to rozwój nie gorszy niż jego konkurent.
Źródło: 3dnews.ru