Jak wiadomo, kurator interfejsu PCI Express, międzybranżowa grupa PCI-SIG, spieszy się z nadrobieniem dużych opóźnień w harmonogramie, wprowadzając na rynek nową wersję magistrali PCI Express wykorzystującą specyfikację w wersji 5.0. Ostateczna wersja specyfikacji PCIe 5.0 została przez to zatwierdzona , a już w nowym roku na rynku powinny pojawić się urządzenia obsługujące zaktualizowaną magistralę. Przypomnijmy, że w porównaniu do PCIe 4.0 prędkość transferu na linii PCIe 5.0 podwoi się do 32 gigatransakcji na sekundę (32 GT/s).
Specyfikacje to specyfikacje, ale do praktycznego wdrożenia nowego interfejsu potrzebne są działające krzemy i bloki, aby uzyskać licencję dla zewnętrznych twórców kontrolerów. Jedna z takich decyzji wczoraj i dziś na konferencji w Tajpej firmy Astera Labs, Synopsys i Intel. Twierdzi się, że jest to pierwsze kompleksowe rozwiązanie, które jest w pełni gotowe do wdrożenia do produkcji i licencjonowania.
Platforma pokazana na Tajwanie wykorzystuje przedprodukcyjny chip Intela, kontroler Synopsys DesignWare i firmową warstwę fizyczną PCIe 5.0, którą można kupić na licencji, a także retimery od Astera Labs. Retimery to chipy, które przywracają integralność impulsów zegara w przypadku wystąpienia zakłóceń lub w przypadku słabego sygnału.
Jak można sobie wyobrazić, wraz ze wzrostem prędkości transmisji danych na jednej linii integralność sygnału ma tendencję do zmniejszania się w miarę wydłużania się linii komunikacyjnych. Przykładowo według specyfikacji dla linii PCIe 4.0 zasięg transmisji bez użycia złączy na linii wynosi zaledwie 30 cm, dla linii PCIe 5.0 odległość ta będzie jeszcze krótsza i nawet przy takiej odległości konieczne jest uwzględnienie retimery w obwodzie sterownika. W Astera Labs udało się opracować retimery, które mogą pracować zarówno w interfejsie PCIe 4.0, jak i w ramach interfejsu PCIe 5.0, co zostało zademonstrowane na konferencji.
Źródło: 3dnews.ru