{"id":119157,"date":"2024-08-07T15:43:09","date_gmt":"2024-08-07T13:43:10","guid":{"rendered":"https:\/\/prohoster.info\/blog\/novosti-interneta\/dostupen-vortex-2-2-otkrytyj-gpgpu-na-baze-arhitektury-risc-v"},"modified":"2024-08-07T15:43:09","modified_gmt":"2024-08-07T13:43:10","slug":"dostupen-vortex-2-2-otkrytyj-gpgpu-na-baze-arhitektury-risc-v","status":"publish","type":"post","link":"https:\/\/prohoster.info\/pl\/blog\/news\/dostupen-vortex-2-2-otkrytyj-gpgpu-na-baze-arhitektury-risc-v","title":{"rendered":"Dost\u0119pny jest Vortex 2.2, otwarty GPGPU oparty na architekturze RISC-V","gt_translate_keys":[{"key":"rendered","format":"text"}]},"content":{"rendered":"
Opublikowano wersj\u0119 projektu Vortex 2.2, rozwijaj\u0105cego otwarte GPGPU oparte na architekturze zestawu instrukcji RISC-V, zaprojektowanej do wykonywania oblicze\u0144 r\u00f3wnoleg\u0142ych przy u\u017cyciu API OpenCL oraz modelu wykonania SIMT (Single Instruction, Multiple Threads). Projekt mo\u017ce by\u0107 r\u00f3wnie\u017c wykorzystany w badaniach dotycz\u0105cych grafiki 3D oraz przy opracowywaniu nowych architektur GPU. Schematy, opisy blok\u00f3w sprz\u0119towych w j\u0119zyku Verilog, symulator, sterowniki oraz towarzysz\u0105ca dokumentacja projektowa s\u0105 udost\u0119pniane na licencji Apache 2.0. <\/p>\n
Rozwijane GPGPU wspiera 32- i 64-bitowe architektury zestawu instrukcji RISC-V RV32IMF i RV64IMAFD, i mo\u017ce obejmowa\u0107 opcjonaln\u0105 pami\u0119\u0107 dzielon\u0105, pami\u0119ci podr\u0119czne poziom\u00f3w L1, L2 i L3, a tak\u017ce konfigurowan\u0105 liczb\u0119 rdzeni, blok\u00f3w zada\u0144 (warps) i w\u0105tk\u00f3w. Dla ka\u017cdego rdzenia przewidziano mo\u017cliwo\u015b\u0107 w\u0142\u0105czenia konfigurowanej liczby ALU, FPU, LSU i SFU. Do tworzenia prototyp\u00f3w mo\u017cna wykorzysta\u0107 FPGA Altera Arria 10, Altera Stratix 10, Xilinx Alveo U50, U250, U280 oraz Xilinx Versal VCK5000. Do symulacji dzia\u0142ania chipu mog\u0105 by\u0107 zastosowane Verilator (symulator Verilog), RTLSIM (symulacja RTL) oraz SimX (symulacja programowa). <\/p>\n
Dla rozwoju aplikacji dost\u0119pny jest zestaw narz\u0119dzi, obejmuj\u0105cy wersje PoCL (kompilator i runtime OpenCL) dostosowane do pracy z Vortex, LLVM\/Clang, GCC i Binutils. Projekt wspiera specyfikacj\u0119 OpenCL 1.2, a przez translacj\u0119 do OpenCL zrealizowano wsparcie dla po\u015bredniego przedstawienia shader\u00f3w SPIR-V. Dla grafiki w technologiach Vortex rozwijany jest otwarty GPU Skybox, wspieraj\u0105cy graficzny API Vulkan. Prototyp Skybox, stworzony na bazie FPGA Altera Stratix 10 i obejmuj\u0105cy 32 rdzenie (512 w\u0105tk\u00f3w), osi\u0105gn\u0105\u0142 przy cz\u0119stotliwo\u015bci 230 MHz wydajno\u015b\u0107 rysowania na poziomie 3,7 gigapikseli na sekund\u0119 (29,4 gigatransakcji na sekund\u0119). <\/p>\n
W\u015br\u00f3d zmian w wersji Vortex 2.2: <\/p>\n
\n
Dodano API vx_spawn_taskgroups do uruchamiania rdzeni wspieraj\u0105cych segmentowane wykonanie zada\u0144 3D.\n
Dodano wsparcie dla ZICOND, rozszerzenia architektury zestawu instrukcji RISC-V, kt\u00f3re umo\u017cliwia warunkowe wykonanie operacji bez rozga\u0142\u0119ziania.\n
Kompilator OpenCL zosta\u0142 przeniesiony na planowanie wykonania na poziomie pojedynczych w\u0105tk\u00f3w (thread-level, ka\u017cdy w\u0105tek wykonuje swoj\u0105 zadanie niezale\u017cnie od innych w\u0105tk\u00f3w), a nie grup zada\u0144 (warp-level), jak to by\u0142o wcze\u015bniej.\n
W OpenCL dodano wsparcie dla JIT-kompilacji oraz 64-bitowych rdzeni.\n
Zrealizowano wsparcie dla dynamicznego \u0142adowania Vortex runtime.\n
Proponowana jest nowa dokumentacja dotycz\u0105ca konfiguracji FPGA Xilinx.\n
W\u0142\u0105czono testowanie syntezy logiki z wykorzystaniem narz\u0119dzi Yosys.\n
W hierarchicznych operacjach flush i w trybie write-back zapewniono wsparcie dla pami\u0119ci podr\u0119cznej.\n
Przeprowadzono optymalizacj\u0119 pr\u0119dko\u015bci weryfikacji scoreboard oraz operacji na poziomie rejestr\u00f3w transfer\u00f3w (RTL, Register Transfer Level).\n
Dodano wsparcie dla symulatora pami\u0119ci DRAM Ramulator 2.0.\n
Zrealizowano przej\u015bcie na nowe wersje Verilator 5.0 (symulator SystemVerilog) oraz LLVM 18.0, a tak\u017ce zaktualizowano narz\u0119dzia oparte na CentOS 7.9.\n
Zamiast systemu ci\u0105g\u0142ej integracji Travis CI wykorzystano us\u0142ug\u0119 GitHub CI. <\/ul>\n
![\"Dost\u0119pny](\"\/wp-content\/uploads\/2024\/08\/e9bf3436f9ea931993a04517f807fb72.png\")
<\/center> <\/p>\n