{"id":138893,"date":"2025-07-09T23:11:55","date_gmt":"2025-07-09T21:11:55","guid":{"rendered":"https:\/\/prohoster.info\/blog\/novosti-interneta\/ataka-tsa-privodyashhaya-k-utechke-informaczii-iz-mikroarhitekturnyh-struktur-cpu-amd"},"modified":"2025-07-09T23:11:55","modified_gmt":"2025-07-09T21:11:55","slug":"ataka-tsa-privodyashhaya-k-utechke-informaczii-iz-mikroarhitekturnyh-struktur-cpu-amd","status":"publish","type":"post","link":"https:\/\/prohoster.info\/pl\/blog\/news\/ataka-tsa-privodyashhaya-k-utechke-informaczii-iz-mikroarhitekturnyh-struktur-cpu-amd","title":{"rendered":"Atak TSA prowadz\u0105cy do wycieku informacji z mikroarchitektonicznych struktur CPU AMD","gt_translate_keys":[{"key":"rendered","format":"text"}]},"content":{"rendered":"

Firma AMD ujawni\u0142a informacje o nowej klasie atak\u00f3w mikroarchitektonicznych na swoje procesory \u2014 TSA (Transient Scheduler Attack). Atak ten pozwala przest\u0119pcom na omini\u0119cie mechanizm\u00f3w izolacji CPU i okre\u015blenie danych przetwarzanych w innych kontekstach, na przyk\u0142ad uzyskuj\u0105c informacje przetwarzane na poziomie j\u0105dra z przestrzeni u\u017cytkownika lub danych u\u017cywanych w innej maszynie wirtualnej z systemu go\u015bcia. <\/p>\n

Vulnerabilities zosta\u0142y ujawnione w trakcie tworzenia narz\u0119dzi, stworzonych przez badaczy z Microsoft oraz ETH Zurich, do testowania stresowego mikroarchitektonicznej izolacji pomi\u0119dzy r\u00f3\u017cnymi strefami dost\u0119pu, takimi jak j\u0105dro, maszyny wirtualne i procesy. <\/p>\n

Metoda ataku opiera si\u0119 na zale\u017cno\u015bci czasu wykonania niekt\u00f3rych instrukcji od stanu struktur mikroarchitektonicznych. Gdy procesor oczekuje na szybkie zako\u0144czenie instrukcji odczytu danych z pami\u0119ci (na przyk\u0142ad zak\u0142adaj\u0105c, \u017ce dane znajduj\u0105 si\u0119 w pami\u0119ci podr\u0119cznej L1), ale nie udaje si\u0119 skutecznie pobra\u0107 danych, powstaje stan \u201efa\u0142szywego zako\u0144czenia\u201d instrukcji (false completion). W tym przypadku procesor jeszcze przed stwierdzeniem tego stanu mo\u017ce zaplanowa\u0107 spekulatywne wykonanie innych operacji, kt\u00f3re zale\u017c\u0105 od wyniku wykonania instrukcji \u0142adowania z pami\u0119ci. <\/p>\n

Poniewa\u017c \u0142adowanie okaza\u0142o si\u0119 niekompletne, dane z nim zwi\u0105zane s\u0105 uznawane przez procesor za niewa\u017cne, a operacja \u0142adowania jest p\u00f3\u017aniej powtarzana. Operacje zale\u017cne r\u00f3wnie\u017c s\u0105 wykonywane ponownie po gotowo\u015bci poprawnych danych. W tym przypadku nie wykonuje si\u0119 resetu potoku (pipeline flush) po wykonaniu instrukcji, dla kt\u00f3rej zarejestrowano stan \u201efa\u0142szywego zako\u0144czenia\u201d, a niepoprawne dane mog\u0105 by\u0107 przekierowane do operacji zale\u017cnych. <\/p>\n

Wykonanie takich operacji nie zmienia stanu cache i TLB (Translation Lookaside Buffer), tj. dane nie mog\u0105 by\u0107 odzyskane przy pomocy tradycyjnych metod okre\u015blania stanu cache. Ale te dane wp\u0142ywaj\u0105 na czas wykonania innych instrukcji. Analiza czasu wykonania mo\u017ce by\u0107 u\u017cywana jako \u017ar\u00f3d\u0142o wycieku informacji z struktur mikroarchitektonicznych, kt\u00f3re pozosta\u0142y po spekulatywnym wykonaniu innych operacji. <\/p>\n

W zale\u017cno\u015bci od \u017ar\u00f3d\u0142a wydobywania pozosta\u0142ych danych wyr\u00f3\u017cnia si\u0119 dwie luki: <\/p>\n