![](\"\/wp-content\/uploads\/2026\/06\/caa6274ce0dd622a2ebc01d60302d645.png\")
<\/center><\/p>\nRozwijane GPGPU wspiera 32- i 64-bitowe architektury zestawu instrukcji RISC-V RV32IMF i RV64IMAFD, i mo\u017ce obejmowa\u0107 opcjonaln\u0105 pami\u0119\u0107 dzielon\u0105, pami\u0119ci podr\u0119czne poziom\u00f3w L1, L2 i L3, a tak\u017ce konfigurowan\u0105 liczb\u0119 rdzeni, blok\u00f3w zada\u0144 (warps) i w\u0105tk\u00f3w. Dla ka\u017cdego rdzenia przewidziano mo\u017cliwo\u015b\u0107 w\u0142\u0105czenia konfigurowanej liczby ALU, FPU, LSU i SFU. Do tworzenia prototyp\u00f3w mo\u017cna wykorzysta\u0107 FPGA Xilinx i Altera, a do symulacji dzia\u0142ania chipu stosowane s\u0105 Verilator (symulator Verilog), RTLSIM (symulacja RTL) oraz SimX (symulacja programowa).<\/p>\n
W celu opracowania aplikacji dost\u0119pny jest zestaw narz\u0119dzi, obejmuj\u0105cy przystosowane do pracy z Vortex wersje PoCL (kompilator i runtime OpenCL), LLVM\/Clang, GCC i Binutils. Projekt wspiera specyfikacj\u0119 OpenCL 1.2 oraz poprzez translacj\u0119 do OpenCL wprowadza wsparcie dla po\u015bredniego przedstawienia shader\u00f3w SPIR-V. <\/p>\n
W\u015br\u00f3d zmian w Vortex 3.0:<\/p>\n
- \n
- Dodano sprz\u0119towy stos graficzny, obejmuj\u0105cy bloki do rastrowania, nak\u0142adania tekstur i \u0142\u0105czenia wyj\u015bcia (OM \u2013 Output Merger). Dla Mesa opartego na zrealizowanym stosie graficznym i programowym rastrowizatorze lavapipe przygotowany zosta\u0142 sterownik Vulkan vortexpipe.\n
- Rozszerzono mo\u017cliwo\u015bci rdzenia tensorowego, przeznaczonego do przyspieszania wykonywania modeli uczenia maszynowego, kt\u00f3ry obs\u0142uguje strukturaln\u0105 oszcz\u0119dno\u015b\u0107 (structured sparsity) w celu kompresji macierzy wagowych.\n
- Zaimplementowano operacj\u0119 WGMMA (warpgroup-level matrix multiplication) do mno\u017cenia macierzy w trybie asynchronicznym.\n
- Dodano silnik DXA (Data Transfer Acceleration) do przyspieszenia transferu danych z pami\u0119ci globalnej do lokalnej.\n
- Wprowadzono now\u0105 architektur\u0119 opart\u0105 na procesorze komend (CP, Command Processor) oraz sprz\u0119towym planowaniu rdzeni obliczeniowych (KMU \u2013 Kernel Management Unit), co umo\u017cliwia przeniesienie na zewn\u0105trz chipu operacji dyspozycji strumieni obliczeniowych.\n
- Proponowana jest nowa biblioteka runtime dzia\u0142aj\u0105ca w trybie nieblokuj\u0105cym, oferuj\u0105ca abstrakcje t\u0142umaczone na sprz\u0119towe komendy wykonywane asynchronicznie. Obs\u0142ugiwane s\u0105 kolejki, zdarzenia, modu\u0142y oraz synchronizacja oparta na asynchronicznych barierach z semantyk\u0105 arrive\/wait\/event.\n
- Dodano wsparcie dla skr\u00f3conych instrukcji RISC-V (RVC).\n
- Zaimplementowano sprz\u0119towe wsparcie for operacji atomowych (Hardware Atomics).\n
- Ca\u0142kowicie przeprojektowano FPU oraz wprowadzono nowe modu\u0142y mno\u017cnik\u00f3w (Wallace-tree, Folded-radix) i sumator\u00f3w (Kogge-Stone).\n
- Dodano stos pami\u0119ci wirtualnej oparty na bloku kontrolera pami\u0119ci (MMU) z obs\u0142ug\u0105 32-bitowej architektury adresacji wirtualnej SV32.\n
- Wsparcie dla rozszerzenia RISC-V Zicond z realizacj\u0105 operacji warunkowych.\n
- Zintegrowano zarz\u0105dzanie zegarami (clock gating).\n
- Zaimplementowano wsparcie dla j\u0119zyka HIP (Heterogeneous Interface for Portability) przez framework chipStar, kt\u00f3ry przekszta\u0142ca HIP na SPIR-V.\n
- Zapewniono pe\u0142n\u0105 integracj\u0119 z symulatorem GEM5 oraz dodano wsparcie dla symulatora SimX w architekturze TLM (Transaction-Level Modeling).\n
- Dodano wsparcie dla narz\u0119dzi Synopsys i Yosys do syntezy logiki dla produkcji chip\u00f3w, a tak\u017ce wsparcie dla bibliotek standardowych element\u00f3w ASAP7 (7nm), SAED14 (14nm) i NanGate (15nm).\n
- Zestaw narz\u0119dzi referencyjnych zaktualizowano do LLVM 20 i POCL 7.0.\n<\/ul>\n