Está disponível a versão 4.22 do projeto CoreBoot, que desenvolve uma alternativa livre a firmware e BIOS proprietários. O código do projeto é distribuído sob a licença GPLv2. 135 desenvolvedores contribuíram para a criação desta nova versão, que incluiu 977 mudanças. É destacado que, a partir da próxima versão, o projeto mudará para um novo esquema de nomenclatura que usará uma referência à data (ano.mês.atualização); por exemplo, em fevereiro de 2024, em vez da versão 4.23, será lançado o versão 24.02.00.
Principais mudanças:
- Adicionada a implementação inicial da plataforma AMD openSIL (Open-Source Silicon Initialization Library), que desenvolve componentes para facilitar a criação de firmwares.
- Suporte adicionado para 17 placas-mãe. 11 das placas adicionadas são utilizadas em dispositivos com Chrome OS ou em servidores Google. Placas não relacionadas ao Google:
- AMD Onyx
- Intel Meteorlake-P RVP
- Purism Librem 11
- Purism Librem L1UM v2
- Siemens FA EHL
- Supermicro X11SSW-F
- Suporte para o SoC AMD Genoa adicionado.
- Na arquitetura x86, nas etapas pré-inicialização de memória, foi implementado suporte à seção '.data', permitindo utilizar definições de variáveis globais no código em C. Na fase do bloco de inicialização, os dados são anexados imediatamente após o código e, em seguida, colocados no cache, utilizando o conceito Cache-As-RAM (VMA).
- Para sistemas x86, na fase ramstage e em etapas até a inicialização da memória, foi implementado suporte ao cache para o sistema de arquivos CBFS, utilizado para armazenar componentes do Coreboot no Flash. O cache CBFS permite descompactar arquivos CBFS utilizando a função cbfs_map() sem reservar uma área separada de memória para o arquivo. Para configurar o tamanho do cache, foram propostas as opções PRERAM_CBFS_CACHE_SIZE e RAMSTAGE_CBFS_CACHE_SIZE.
- Adicionada a possibilidade de incorporar romstage no bloco de inicialização (bootblock). A entrega do romstage como parte do bloco de inicialização permite reduzir o tamanho do código em 10 a 20 mil linhas. Entre as situações em que uma entrega separada do romstage pode ser necessária estão as configurações com vboot ou modo fallback, bem como dispositivos com tamanho limitado do bloco de inicialização (Intel APL 32K) ou meio de inicialização muito lento (alguns SoCs ARM).
- No gfx, foi adicionado um API para detectar a presença de uma tela externa em dispositivos com chips Intel.
- No pci_rom, foi implementada a capacidade de adicionar uma soma de verificação para o VBIOS ao preencher a tabela VFCT. Essa soma de verificação é verificada por alguns drivers AMD para Windows.
- Foram feitas alterações que permitem executar o Windows em alguns dispositivos Chromebook com Coreboot.
- Implementada a geração da tabela ACPI para dispositivos baseados na arquitetura ARM64.
- Melhorada a compatibilidade com as especificações ACPI.
- As configurações do MRC (Memory Reference Code) para placas SNB+MRC foram transferidas para a estrutura DeviceTree.
- Atualizados os componentes do payload baseados em U-Boot e edk2.
- Atualizada a ferramenta utilizada: GMP 6.3.0, binutils 2.41 e MPFR 4.2.1.
- O branch principal no repositório Git foi renomeado de 'master' para 'main'.
Fonte: opennet.ru
