A Intel Foundry lançou um documento promocional, que descreve em detalhes as soluções avançadas da empresa no desenvolvimento e implementação de hardware para aplicações de inteligência artificial e computação de alto desempenho. A Intel também apresentou um "protótipo de chip para IA", mostrando as capacidades atuais da empresa em encapsulamento.
A Intel mostrou um sistema em um pacote (SiP) do tamanho de oito fotomáscaras de chips padrão, incluindo quatro blocos lógicos, 12 pilhas HBM4 e dois blocos de entrada e saída. Diferentemente do conceito em grande escala com 16 blocos lógicos e 24 pilhas HBM5, apresentado pela empresa no mês passado, este sistema é realmente viável para produção já hoje.
É importante notar que a Intel Foundry não mostrou um acelerador de IA funcional, mas sim um "protótipo de chip para IA", demonstrando como é possível criar fisicamente (ou, mais precisamente, montar) futuros processadores para IA e computação de alto desempenho. A Intel apresenta todo o método de construção, que une grandes blocos computacionais, pilhas de memória de alta velocidade, interconexões interchip de ultra alta velocidade e novas tecnologias de alimentação em um único encapsulamento avançado. Este encapsulamento é significativamente diferente do que empresas como a TSMC oferecem hoje. A Intel quer mostrar que os processadores de próxima geração para IA de alto desempenho podem ter uma estrutura de múltiplos chips, e a Intel Foundry já é capaz de produzi-los.
A plataforma demonstrada é baseada em quatro grandes blocos lógicos, presumivelmente construídos no processo tecnológico Intel 18A (portanto, com transistores RibbonFET com gate circular e sistema de alimentação PowerVia na parte traseira), que são cercados por pilhas de memória HBM4 e blocos de entrada e saída. Todos os elementos principais estão presumivelmente conectados por pontes EMIB-T 2.5D, incorporadas diretamente no substrato do pacote. A Intel utiliza a tecnologia de interface entre chips EMIB-T, que adiciona furos de passagem de silício dentro das pontes, permitindo que a energia e os sinais fluam tanto vertical quanto horizontalmente, maximizando a densidade de interconexões e fornecimento de energia. A plataforma é projetada para interfaces interchip UCIe, operando a velocidades de 32 GT/s ou mais, que aparentemente também são usadas para conectar as pilhas C-HBM4E.
O protótipo do chip também demonstra a transição da Intel para montagem vertical. O roadmap dos processos tecnológicos da empresa inclui a tecnologia Intel 18A-PT, desenvolvida especificamente para chiplets, que pressupõem a colocação de outros cristais lógicos ou memória acima. Consequentemente, os chiplets devem ter fornecimento de energia na parte traseira, além de utilizar interconexões por passagem e híbridas. No caso do "protótipo do processador de IA", os cristais básicos 18A-PT estão posicionados sob os cristais computacionais 18A/18A-P e atuam como grandes chips de cache ou desempenham outra função auxiliar. Para a conexão vertical dos chiplets, a Intel utiliza a família de tecnologias de embalagem Foveros — Foveros 2.5D, Foveros-R e Foveros Direct 3D. Elas permitem a implementação de uma conexão de cobre de passos finos entre os cristais ativos para garantir a máxima largura de banda e eficiência energética dos cristais superiores. Junto com as pontes EMIB, esses métodos permitem à Intel criar uma montagem híbrida lateral-vertical, que a empresa posiciona como uma alternativa aos grandes interposers de silício com maior fator de uso de wafer e rendimento de produtos viáveis.
Para aceleradores de IA multichip e cálculos de alto desempenho, a principal limitação de design é a alimentação. Com esse objetivo, a plataforma Intel deve integrar todas as inovações recentes da Intel em eficiência energética, incluindo PowerVia, capacitores integrados Omni MIM, desacoplamento em nível de ponte no EMIB-T, capacitores eDTC e eMIM-T no chip base, além de indutores CoaxMIL integrados para suportar reguladores de tensão semi-integrados (IVR) localizados sob cada pilha e sob o próprio pacote (ao contrário do IVR no caso do CoWoS-L da TSMC, que faz parte do interposer). Esta rede em múltiplas camadas visa suportar uma corrente estável em cargas de trabalho de IA generativa sem reduzir o nível de tensão.
Com sua demonstração, a Intel claramente tenta atrair clientes. Até o momento, não se sabe se o acelerador de IA de próxima geração codificado como Jaguar Shores, cujo lançamento está previsto para 2027, usará a arquitetura que a Intel demonstra hoje.
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Fonte: 3dnews.ru
