Como sabemos, a transição para uma tecnologia de processo de 3 nm será acompanhada por uma transição para uma nova arquitetura de transistores. Nos termos da Samsung, por exemplo, serão transistores MBCFET (Multi Bridge Channel FET), nos quais o canal do transistor se parecerá com vários canais localizados uns acima dos outros na forma de nanopáginas, cercados por uma porta em todos os lados (para mais detalhes , ver ).
De acordo com desenvolvedores do centro belga Imec, esta é uma estrutura de transistor progressiva, mas não ideal, usando portas FinFET verticais. Ideal para processos tecnológicos com escalas de elementos inferiores a 3 nm , que foi proposto pelos belgas.
A Imec desenvolveu um transistor com páginas divididas ou Forksheet. Estas são as mesmas nanopáginas verticais dos canais de transistor, mas separadas por um dielétrico vertical. De um lado do dielétrico é criado um transistor com canal n, do outro, com canal p. E ambos são circundados por uma veneziana comum em forma de nervura vertical.
Reduzir a distância no chip entre transistores com condutividades diferentes é outro grande desafio para uma maior redução de escala do processo. Simulações TCAD confirmaram que o transistor de página dividida proporcionaria uma redução de 20% na área da matriz. Em geral, a nova arquitetura do transistor reduzirá a altura da célula lógica padrão para 4,3 trilhas. A célula ficará mais simples, o que também se aplica à fabricação da célula de memória SRAM.
Uma simples transição de um transistor nanopage para um transistor nanopage dividido proporcionará um aumento de 10% no desempenho, mantendo o consumo, ou uma redução de 24% no consumo sem ganho de desempenho. Simulações para o processo de 2 nm mostraram que uma célula SRAM usando nanopáginas separadas forneceria uma redução combinada de área e melhoria de desempenho de até 30% com espaçamento de junções p e n de até 8 nm.
Fonte: 3dnews.ru