À luz da barreira que se aproxima na produção de chips, que é a impossibilidade de redução adicional dos processos técnicos, o empacotamento de cristais com múltiplos chips está vindo à tona. O desempenho dos futuros processadores será medido pela complexidade, ou melhor ainda, pela complexidade das soluções. Quanto mais funções forem atribuídas a um pequeno chip de processador, mais poderosa e eficiente será toda a plataforma. Neste caso, o próprio processador será uma plataforma de uma massa de cristais heterogêneos conectados por um barramento de alta velocidade, que não será pior (em termos de velocidade e consumo) do que se fosse um cristal monolítico. Em outras palavras, o processador se tornará tanto uma placa-mãe quanto um conjunto de placas de expansão, incluindo memória, periféricos e assim por diante.
A Intel já demonstrou a implementação de duas tecnologias proprietárias para empacotamento espacial de cristais diferentes em um único pacote. Estes são EMIB e . A primeira são interfaces de ponte embutidas no substrato de “montagem” para arranjo horizontal de cristais, e a segunda é um arranjo tridimensional ou empilhado de cristais usando, entre outras coisas, canais de metalização verticais TSVs. Usando a tecnologia EMIB, a empresa produz FPGAs da geração Stratix X e processadores híbridos Kaby Lake G, e a tecnologia Foveros será implementada em produtos comerciais no segundo semestre deste ano. Por exemplo, será usado para produzir processadores para laptops Lakefield.
É claro que a Intel não irá parar por aí e continuará a desenvolver ativamente tecnologias para embalagens progressivas de chips. Os concorrentes estão fazendo a mesma coisa. Como , e a Samsung estão desenvolvendo tecnologias para o arranjo espacial de cristais (chiplets) e pretendem continuar a atrair sobre si mesmas novas oportunidades.
Recentemente, na conferência SEMICON West, a Intel novamente que as suas tecnologias para embalagens multi-chip estão a desenvolver-se a bom ritmo. O evento apresentou três tecnologias, cuja implementação ocorrerá num futuro próximo. Deve ser dito que todas as três tecnologias não se tornarão padrões da indústria. A Intel mantém todos os desenvolvimentos para si e só os fornecerá a clientes para fabricação por contrato.
A primeira das três novas tecnologias para embalagem espacial de chips é o Co-EMIB. Esta é uma combinação da tecnologia de interface ponte EMIB de baixo custo com chips Foveros. Os designs de pilha multichip Foveros podem ser interconectados com links EMIB horizontais em sistemas complexos sem sacrificar o rendimento ou o desempenho. A Intel afirma que a latência e o rendimento de todas as interfaces multicamadas não serão piores do que em um chip monolítico. Na verdade, devido à extrema densidade de cristais heterogêneos, o desempenho geral e a eficiência energética da solução e das interfaces serão ainda maiores do que no caso de uma solução monolítica.
Pela primeira vez, a tecnologia Co-EMIB poderia ser usada para produzir processadores híbridos Intel para o supercomputador Aurora, com lançamento previsto para o final de 2021 (um projeto conjunto entre Intel e Cray). O protótipo do processador foi mostrado na SEMICON West como uma pilha de 18 matrizes pequenas em uma matriz grande (Foveros), um par das quais foram conectadas horizontalmente por uma interconexão EMIB.
A segunda das três novas tecnologias de empacotamento de chips espaciais da Intel é chamada Omni-Directional Interconnect (ODI). Esta tecnologia nada mais é do que a utilização das interfaces EMIB e Foveros para conexão elétrica horizontal e vertical de cristais. O que tornou o ODI um item à parte foi o fato de a empresa ter implementado fonte de alimentação para chips na pilha usando conexões verticais de TSVs. Esta abordagem permitirá uma distribuição eficaz de alimentos. Ao mesmo tempo, a resistência dos canais TSVs de 70 μm para fornecimento de energia é significativamente reduzida, o que reduzirá o número de canais necessários para fornecer energia e liberará área no chip para transistores (por exemplo).
Finalmente, a Intel chamou a interface chip a chip MDIO de terceira tecnologia para empacotamento espacial. Este é o Advanced Interface Bus (AIB) na forma de uma camada física para troca de sinais entre chips. A rigor, esta é a segunda geração do barramento AIB, que a Intel está desenvolvendo para a DARPA. A primeira geração do AIB foi introduzida em 2017 com a capacidade de transferir dados por cada contato a uma velocidade de 2 Gbit/s. O barramento MDIO fornecerá troca a uma velocidade de 5,4 Gbit/s. Este link se tornará um concorrente do barramento TSMC LIPINCON. A velocidade de transferência LIPINCON é maior - 8 Gbit/s, mas o Intel MDIO tem uma densidade maior de GB/s por milímetro: 200 versus 67, então a Intel afirma um desenvolvimento que não é pior que o de seu concorrente.
Fonte: 3dnews.ru