Como vocês sabem, o curador da interface PCI Express, o grupo interindustrial PCI-SIG, tem pressa em compensar o longo atraso no lançamento ao mercado de uma nova versão do barramento PCI Express usando especificações versão 5.0. A versão final das especificações PCIe 5.0 foi aprovada por este , e no ano novo deverão aparecer no mercado dispositivos com suporte para o barramento atualizado. Lembramos que, em comparação com o PCIe 4.0, a velocidade de transferência ao longo da linha PCIe 5.0 dobrará para 32 gigatransações por segundo (32 GT/s).
Especificações são especificações, mas para a implementação prática da nova interface, são necessários silício e blocos funcionais para licenciamento para desenvolvedores de controladores terceirizados. Uma dessas decisões ontem e hoje numa conferência em Taipei empresas Astera Labs, Synopsys e Intel. Alega-se que esta é a primeira solução abrangente totalmente pronta para implementação em produção e para licenciamento.
A plataforma mostrada em Taiwan usa o chip de pré-produção da Intel, o controlador Synopsys DesignWare e a camada física PCIe 5.0 da empresa, que pode ser adquirida sob licença, bem como retimers da Astera Labs. Retimers são chips que restauram a integridade dos pulsos de clock na presença de interferência ou em caso de sinal fraco.
Como você pode imaginar, à medida que a velocidade de transmissão de dados em uma linha aumenta, a integridade do sinal tende a diminuir à medida que as linhas de comunicação se alongam. Por exemplo, de acordo com as especificações da linha PCIe 4.0, o alcance de transmissão sem o uso de conectores na linha é de apenas 30 cm, para a linha PCIe 5.0 essa distância será ainda menor e mesmo nessa distância é necessário incluir temporizadores no circuito controlador. A Astera Labs conseguiu desenvolver retimers que podem operar tanto na interface PCIe 4.0 quanto como parte da interface PCIe 5.0, que foi demonstrada na conferência.
Fonte: 3dnews.ru