Está disponível o lançamento do projeto CoreBoot 4.22, no âmbito do qual está sendo desenvolvida uma alternativa gratuita ao firmware proprietário e BIOS. O código do projeto é distribuído sob a licença GPLv2. 135 desenvolvedores participaram da criação da nova versão, que prepararam 977 alterações. Observa-se que a partir do próximo lançamento, o projeto mudará para um novo esquema de nomenclatura de versão que utiliza uma referência de data (ano.mês.atualização), por exemplo, em fevereiro de 2024, em vez da versão 4.23, a versão 24.02.00 será ser formado.
Grandes mudanças:
- Foi adicionada uma implementação inicial da plataforma AMD openSIL (Open-Source Silicon Initialization Library), desenvolvendo componentes para simplificar a criação de firmware.
- Adicionado suporte para 17 placas-mãe. 11 das placas adicionadas são usadas em dispositivos com Chrome OS ou серверах Google. Taxas não relacionadas ao Google:
- AMD Ônix
- Intel Meteorlake-P RVP
- Purism Librem 11
- Purismo Librem L1UM v2
- Siemens FA EHL
- Supermicro X11SSW-F
- Adicionado suporte para AMD Genoa SoC.
- Na arquitetura x86, nas etapas anteriores à inicialização da memória, é implementado o suporte à seção “.data”, permitindo a utilização de definições de variáveis globais em código C. Durante o estágio de carregamento do bloco, os dados são anexados imediatamente após o código e então colocados no cache usando o conceito Cache-As-RAM (VMA).
- Para sistemas x86 nos estágios ramstage e pré-memória, o suporte de cache foi implementado para o sistema de arquivos CBFS usado para hospedar componentes Coreboot no Flash. O cache CBFS permite descompactar arquivos CBFS usando a função cbfs_map() sem reservar uma área de memória separada para o arquivo. Para configurar o tamanho do cache são propostos os parâmetros PRERAM_CBFS_CACHE_SIZE e RAMSTAGE_CBFS_CACHE_SIZE.
- Adicionada a capacidade de incorporar o romstage no bootblock. A entrega do romstage como parte do bloco de inicialização permite reduzir o tamanho do código em 10 a 20 mil linhas. Situações em que um romstage separado pode ser necessário incluem configurações com modo vboot ou fallback, bem como dispositivos com tamanho de bloco de inicialização limitado (Intel APL 32K) ou mídia de inicialização muito lenta (alguns SoCs ARM).
- Uma API foi adicionada ao gfx para detectar a presença de uma tela externa em dispositivos com chips Intel.
- O pci_rom agora suporta a adição de um checksum para a VBIOS ao preencher a tabela VFCT. Esse checksum também é verificado por alguns drivers da AMD. Windows.
- Adicionadas alterações para permitir o lançamento Windows Em alguns Chromebooks com Coreboot.
- Implementada geração de tabelas ACPI para dispositivos baseados na arquitetura ARM64.
- Compatibilidade aprimorada com especificações ACPI.
- As configurações MRC (Memory Reference Code) para placas SNB+MRC foram movidas para a estrutura DeviceTree.
- Componentes de carga útil atualizados baseados em U-Boot e edk2.
- As ferramentas utilizadas foram atualizadas: GMP 6.3.0, binutils 2.41 e MPFR 4.2.1.
- O branch principal no repositório Git foi renomeado de “master” para “main”.
Fonte: opennet.ru
