{"id":119157,"date":"2024-08-07T15:43:09","date_gmt":"2024-08-07T13:43:10","guid":{"rendered":"https:\/\/prohoster.info\/blog\/novosti-interneta\/dostupen-vortex-2-2-otkrytyj-gpgpu-na-baze-arhitektury-risc-v"},"modified":"2024-08-07T15:43:09","modified_gmt":"2024-08-07T13:43:10","slug":"dostupen-vortex-2-2-otkrytyj-gpgpu-na-baze-arhitektury-risc-v","status":"publish","type":"post","link":"https:\/\/prohoster.info\/pt\/blog\/news\/dostupen-vortex-2-2-otkrytyj-gpgpu-na-baze-arhitektury-risc-v","title":{"rendered":"Vortex 2.2 dispon\u00edvel, GPGPU aberto baseado na arquitetura RISC-V","gt_translate_keys":[{"key":"rendered","format":"text"}]},"content":{"rendered":"
Foi lan\u00e7ado o projeto Vortex 2.2, que desenvolve GPGPU baseado na arquitetura de conjunto de instru\u00e7\u00f5es RISC-V, projetado para realizar c\u00e1lculos paralelos usando a API OpenCL e o modelo de execu\u00e7\u00e3o SIMT (Single Instruction, Multiple Threads). O projeto tamb\u00e9m pode ser utilizado em pesquisas na \u00e1rea de gr\u00e1ficos 3D e no desenvolvimento de novas arquiteturas de GPU. Diagramas, descri\u00e7\u00f5es de blocos de hardware em Verilog, simulador, drivers e documenta\u00e7\u00e3o do projeto s\u00e3o distribu\u00eddos sob a licen\u00e7a Apache 2.0. <\/p>\n
A base do GPGPU consiste em uma ISA RISC-V padr\u00e3o, ampliada com algumas instru\u00e7\u00f5es adicionais necess\u00e1rias para suportar as fun\u00e7\u00f5es de GPU e o gerenciamento de fluxos. As altera\u00e7\u00f5es na arquitetura do conjunto de instru\u00e7\u00f5es RISC-V s\u00e3o minimizadas e, sempre que poss\u00edvel, s\u00e3o utilizadas instru\u00e7\u00f5es vetoriais j\u00e1 existentes. Entre as instru\u00e7\u00f5es adicionais, destacam-se: «tex» para acelerar o processamento de texturas, vx_rast para gerenciar a rasteriza\u00e7\u00e3o, vx_rop para processamento de fragmentos, profundidade e transpar\u00eancia, vx_imadd para realizar a opera\u00e7\u00e3o «multiplicar e somar», vx_wspawn, vx_tmc e vx_bar para ativar frentes de instru\u00e7\u00f5es e fluxos (wavefront, um conjunto de threads sendo executadas em paralelo no SIMD Engine), vx_split e vx_join.
<\/center> <\/p>\n
O GPGPU em desenvolvimento suporta arquiteturas de 32 e 64 bits do conjunto de instru\u00e7\u00f5es RISC-V RV32IMF e RV64IMAFD, e pode incluir mem\u00f3ria compartilhada opcional, caches de n\u00edveis L1, L2 e L3, al\u00e9m de um n\u00famero configur\u00e1vel de n\u00facleos, blocos de tarefas (warps) e fluxos. Para cada n\u00facleo, h\u00e1 a possibilidade de habilitar um n\u00famero configur\u00e1vel de ALU, FPU, LSU e SFU. Para a cria\u00e7\u00e3o de prot\u00f3tipos, podem ser utilizados FPGA Altera Arria 10, Altera Stratix 10, Xilinx Alveo U50, U250, U280 e Xilinx Versal VCK5000. Para simular o funcionamento do chip, podem ser utilizados Verilator (simulador Verilog), RTLSIM (simula\u00e7\u00e3o RTL) e SimX (simula\u00e7\u00e3o software). <\/p>\n
Para o desenvolvimento de aplica\u00e7\u00f5es, \u00e9 oferecido um conjunto de ferramentas que inclui vers\u00f5es adaptadas para trabalhar com Vortex de PoCL (compilador e runtime OpenCL), LLVM\/Clang, GCC e Binutils. O projeto suporta a especifica\u00e7\u00e3o OpenCL 1.2 e, atrav\u00e9s da tradu\u00e7\u00e3o para OpenCL, implementou o suporte para a representa\u00e7\u00e3o intermedi\u00e1ria de shaders SPIR-V. Para gr\u00e1ficos nas tecnologias Vortex, est\u00e1 em desenvolvimento o GPU Skybox, que suporta a API gr\u00e1fica Vulkan. O prot\u00f3tipo do Skybox, criado com base no FPGA Altera Stratix 10 e composto por 32 n\u00facleos (512 threads), conseguiu alcan\u00e7ar um desempenho de preenchimento de 3.7 gigapixels por segundo (29.4 giga-transa\u00e7\u00f5es por segundo) a uma frequ\u00eancia de 230 MHz. <\/p>\n
Entre as mudan\u00e7as na vers\u00e3o Vortex 2.2: <\/p>\n
\n
Adicionado o API vx_spawn_taskgroups para iniciar n\u00facleos que suportam a execu\u00e7\u00e3o segmentada de tarefas 3D.\n
Suporte adicionado para ZICOND, uma extens\u00e3o da arquitetura do conjunto de instru\u00e7\u00f5es RISC-V, que fornece execu\u00e7\u00e3o condicional de opera\u00e7\u00f5es sem ramifica\u00e7\u00f5es.\n
O compilador OpenCL foi alterado para o agendamento de execu\u00e7\u00e3o em n\u00edvel de threads individuais (thread-level, onde cada thread executa sua pr\u00f3pria tarefa independentemente das outras), em vez de grupos de tarefas (warp-level), como era antes.\n
O OpenCL agora suporta compila\u00e7\u00e3o JIT e n\u00facleos de 64 bits.\n
Implementado suporte para carregamento din\u00e2mico do ambiente de execu\u00e7\u00e3o Vortex.\n
Nova documenta\u00e7\u00e3o sobre a configura\u00e7\u00e3o do FPGA Xilinx foi proposta.\n
Inclu\u00eddo teste de s\u00edntese de l\u00f3gica usando a ferramenta Yosys.\n
Em opera\u00e7\u00f5es hier\u00e1rquicas flush e no modo write-back, o suporte \u00e0 cache foi implementado.\n
Otimiza\u00e7\u00e3o da velocidade de verifica\u00e7\u00e3o de scoreboard e do trabalho com operandos em n\u00edvel de transfer\u00eancias de registro (RTL, Register Transfer Level) foi realizada.\n
Adicionado suporte para o simulador de mem\u00f3ria DRAM Ramulator 2.0.\n
Transi\u00e7\u00e3o realizada para usar novas vers\u00f5es do Verilator 5.0 (simulador SystemVerilog) e LLVM 18.0, al\u00e9m de atualiza\u00e7\u00e3o das ferramentas baseadas em CentOS 7.9.\n
O servi\u00e7o GitHub CI foi utilizado em vez do sistema de integra\u00e7\u00e3o cont\u00ednua Travis CI. <\/ul>\n
![\"Vortex](\"\/wp-content\/uploads\/2024\/08\/e9bf3436f9ea931993a04517f807fb72.png\")
<\/center> <\/p>\n