Intel Foundry a lansat un document publicitar, descriind în detaliu soluțiile avansate ale companiei pentru dezvoltarea și implementarea hardware-ului pentru aplicațiile de inteligență artificială și calcul de înaltă performanță. Intel a demonstrat de asemenea un „prototip de chip pentru IA”, evidențiind actualele capacități ale companiei în domeniul ambalării.
Intel a prezentat un sistem în package (SiP) de dimensiunea a opt fotomodele standard de cipuri, incluzând patru blocuri logice, 12 stive de clasă HBM4 și două blocuri de intrare-ieșire. Spre deosebire de conceptul masiv cu 16 blocuri logice și 24 de stive HBM5, prezentat de companie luna trecută, acest sistem este cu adevărat pregătit pentru producție deja astăzi.
Este important de menționat că Intel Foundry a arătat nu un accelerator IA funcțional, ci un „prototip de chip pentru IA”, demonstrând cum pot fi fizic create (sau, mai degrabă, asamblate) viitoarele procesoare pentru IA și calcul de înaltă performanță. Intel ilustrează întreaga metodă de construcție, care îmbină mari blocuri de calcul, stive de memorie de mare viteză, interconexiuni inter-chip rapide și noi tehnologii de alimentare într-un singur pachet tehnologic. Acest pachet este semnificativ diferit de ceea ce oferă astăzi companii precum TSMC. Intel dorește să demonstreze că procesoarele următoarelor generații pentru IA de înaltă performanță pot avea o construcție multi-chiplet, iar Intel Foundry este deja capabilă să le producă.
Platforma demonstrată se bazează pe patru mari blocuri logice, probabil construite pe procesul tehnologic Intel 18A (prin urmare, cu tranzistori RibbonFET cu porți circulare și un sistem de alimentare PowerVia de pe spate), care sunt înconjurate de stive de memorie de clasă HBM4 și unități de intrare-ieșire. Toate elementele cheie sunt, probabil, conectate prin punți EMIB-T 2.5D, integrate direct în substratul carcasei. Intel folosește tehnologia interfeței interchip EMIB-T, care adaugă găuri de trecere silicogene în interiorul punților, astfel încât alimentarea electrică și semnalele să poată circula atât vertical, cât și orizontal, pentru a maximiza densitatea interconexiunilor și alimentarea. Platforma este proiectată pentru interfețele interchip UCIe, care operează la viteze de 32 GT/s și mai mult și care, de asemenea, par să fie utilizate pentru conectarea stivelor C-HBM4E.
Exemplarul de test al cipului demonstrează, de asemenea, trecerea Intel la asamblarea verticală. Foile de parcurs pentru tehnologiile de proces ale companiei includ tehnologia Intel 18A-PT, dezvoltată special pentru ciplete, care implică plasarea altor cristale logice sau memorie deasupra. Prin urmare, cipletele trebuie să aibă alimentare pe spate și, de asemenea, să utilizeze interconexiuni de tip trecere și hibrid. În cazul „exemplarului de test al procesorului AI”, cristalele de bază 18A-PT sunt plasate sub cristalele de calcul 18A/18A-P și acționează fie ca cipuri mari de memorie cache, fie îndeplinesc o funcție auxiliară. Pentru interconectarea verticală a cipletelor, Intel utilizează gama de tehnologii de ambalare Foveros — Foveros 2.5D, Foveros-R și Foveros Direct 3D. Acestea permit realizarea unei conexiuni cu cupru cu pas subțire între cristalele active pentru a asigura cea mai mare lățime de bandă și eficiență energetică a cristalelor superioare. Împreună cu punțile EMIB, aceste metode permit Intel să creeze o asamblare hibridă lateral-verticală, pe care compania o poziționează ca o alternativă la interpozitoarele de siliciu mari, cu un coeficient de utilizare a plăcii mai mare și o rată de ieșire a produselor valabile.
Pentru acceleratoarele de AI multi-chip și calculul de înaltă performanță, principala limitare structurală este furnizarea de energie. În acest scop, platforma Intel trebuie să combine toate cele mai recente inovații Intel în domeniul economisirii energiei, inclusiv PowerVia, condensatoare integrate Omni MIM, decuplare la nivel de pod în EMIB-T, condensatoare eDTC și eMIM-T pe cristalul de bază, precum și inductoare integrate CoaxMIL pentru a susține regulatoare de tensiune semi-integrate (IVR) amplasate sub fiecare stivă și sub carcasă (spre deosebire de IVR în cazul CoWoS-L de la TSMC, care sunt parte integrantă a interpozitorului). Această rețea multi-strat este destinată să suporte un curent stabil în sarcini de lucru de AI generativ, fără a reduce nivelul de tensiune.
Prin demonstrația sa, Intel încearcă evident să atragă clienți. Până în prezent, nu se știe dacă acceleratoarele de AI de nouă generație, denumite Jaguar Shores, ale căror lansare este programată pentru 2027, vor utiliza arhitectura pe care Intel o prezintă astăzi.
Sursa:
Sursa: 3dnews.ru
