După cum știm, în martie a acestui an, TSMC a început producția pilot de produse de 5 nm. Acest lucru s-a întâmplat la noua fabrică Fab 18 din Taiwan, pentru eliberarea de soluții de 5nm. Producția în masă folosind procesul N5 de 5 nm este așteptată în al doilea trimestru al anului 2020. Până la sfârșitul aceluiași an, va fi lansată producția de cipuri bazate pe tehnologia productivă de proces de 5 nm sau N5P (performanță). Disponibilitatea chip-urilor prototip permite TSMC să evalueze capacitățile viitorilor semiconductori produși pe baza noii tehnologii de proces, despre care compania va vorbi în detaliu în decembrie. Dar poți afla deja ceva din rezumate trimise de TSMC pentru prezentare la IEDM 2019.
Înainte de a clarifica detaliile, să ne amintim ce știm din declarațiile anterioare de la TSMC. În comparație cu procesul de 7nm, se susține că performanța netă a cipurilor de 5nm va crește cu 15% sau consumul va fi redus cu 30% dacă performanța rămâne aceeași. Procesul N5P va adăuga încă 7% productivitate sau 15% economii în consum. Densitatea elementelor logice va crește de 1,8 ori. Scara celulei SRAM se va modifica cu un factor de 0,75.
În producția de cipuri de 5 nm, scara de utilizare a scanerelor EUV va atinge nivelul de producție matură. Structura canalului tranzistorului va fi modificată, eventual prin utilizarea germaniului împreună cu sau în loc de siliciu. Acest lucru va asigura o mobilitate crescută a electronilor în canal și o creștere a curenților. Procesul tehnic oferă mai multe niveluri de tensiuni de control, dintre care cel mai mare va oferi o creștere a performanței de 25% față de aceeași în procesul de 7 nm. Sursa de alimentare a tranzistorului pentru interfețele I/O va varia de la 1,5 V la 1,2 V.
La realizarea orificiilor de trecere pentru metalizare si pentru contacte se vor folosi materiale cu rezistenta si mai mica. Condensatorii de ultra-înaltă densitate vor fi fabricați folosind un circuit metal-dielectric-metal, care va crește productivitatea cu 4%. În general, TSMC va trece la utilizarea de noi izolatori low-K. Un nou proces „uscat”, Metal Reactive Ion Etching (RIE), va apărea în circuitul de procesare a plachetelor de siliciu, care va înlocui parțial procesul tradițional de la Damasc folosind cupru (pentru contactele metalice mai mici de 30 nm). Tot pentru prima dată, un strat de grafen va fi folosit pentru a crea o barieră între conductorii de cupru și semiconductor (pentru a preveni electromigrarea).
Din documentele pentru raportul din decembrie la IEDM, putem deduce că o serie de parametri ai cipurilor de 5 nm vor fi și mai bune. Astfel, densitatea elementelor logice va fi mai mare și va ajunge la 1,84 ori. Celula SRAM va fi, de asemenea, mai mică, cu o suprafață de 0,021 µm2. Totul este în regulă cu performanța siliciului experimental - s-a obținut o creștere de 15%, precum și o eventuală reducere cu 30% a consumului în cazul înghețului frecvențelor înalte.
Noua tehnologie de proces va face posibilă alegerea dintre șapte valori ale tensiunii de control, care vor adăuga varietate procesului și produselor de dezvoltare, iar utilizarea scanerelor EUV va simplifica cu siguranță producția și o va face mai ieftină. Potrivit TSMC, trecerea la scanere EUV oferă o îmbunătățire de 0,73x a rezoluției liniare în comparație cu procesul de 7nm. De exemplu, pentru a produce cele mai critice straturi de metalizare ale primelor straturi, în loc de cinci măști convenționale, va fi necesară o singură mască EUV și, în consecință, un singur ciclu de producție în loc de cinci. Apropo, acordați atenție cât de îngrijite sunt elementele de pe cip atunci când utilizați proiecția EUV. Frumusețe și atât.
Sursa: 3dnews.ru