{"id":119157,"date":"2024-08-07T15:43:09","date_gmt":"2024-08-07T13:43:10","guid":{"rendered":"https:\/\/prohoster.info\/blog\/novosti-interneta\/dostupen-vortex-2-2-otkrytyj-gpgpu-na-baze-arhitektury-risc-v"},"modified":"2024-08-07T15:43:09","modified_gmt":"2024-08-07T13:43:10","slug":"dostupen-vortex-2-2-otkrytyj-gpgpu-na-baze-arhitektury-risc-v","status":"publish","type":"post","link":"https:\/\/prohoster.info\/ro\/blog\/news\/dostupen-vortex-2-2-otkrytyj-gpgpu-na-baze-arhitektury-risc-v","title":{"rendered":"Vortex 2.2 este disponibil, un GPGPU deschis bazat pe arhitectura RISC-V","gt_translate_keys":[{"key":"rendered","format":"text"}]},"content":{"rendered":"
A fost lansat\u0103 versiunea 2.2 a proiectului Vortex, care dezvolt\u0103 un GPGPU bazat pe arhitectura setului de instruc\u021biuni RISC-V, destinat s\u0103 execute calcule paralele utiliz\u00e2nd API-ul OpenCL \u0219i modelul de execu\u021bie SIMT (Single Instruction, Multiple Threads). Proiectul poate fi de asemenea utilizat \u00een cercet\u0103ri \u00een domeniul graficii 3D \u0219i \u00een dezvoltarea de noi arhitecturi GPU. Schemele, descrierile blocurilor hardware \u00een limbajul Verilog, simulatorul, driverele \u0219i documenta\u021bia de proiect \u00eenso\u021bitoare sunt distribuite sub licen\u021ba Apache 2.0. <\/p>\n
Baza GPGPU este format\u0103 dintr-un ISA RISC-V standard, extins cu anumite instruc\u021biuni suplimentare necesare pentru suportul func\u021biilor GPU \u0219i gestionarea fluxurilor. \u00cen acest context, modific\u0103rile aduse arhitecturii setului de instruc\u021biuni RISC-V sunt minime \u0219i, atunci c\u00e2nd este posibil, se utilizeaz\u0103 instruc\u021biunile vectoriale existente. Printre instruc\u021biunile suplimentare se num\u0103r\u0103: «tex» pentru accelerarea proces\u0103rii texturilor, vx_rast pentru gestionarea rasteriz\u0103rii, vx_rop pentru procesarea fragmentelor, ad\u00e2ncimii \u0219i transparen\u021bei, vx_imadd pentru efectuarea opera\u021biei «\u00eenmul\u021bire \u0219i adunare», vx_wspawn, vx_tmc \u0219i vx_bar pentru activarea fronturilor de instruc\u021biuni \u0219i a fluxurilor \u00een acestea (wavefront, set de fire, executate \u00een paralel de SIMD Engine), vx_split \u0219i vx_join.
<\/center> <\/p>\n
GPGPU-ul dezvoltat suport\u0103 arhitecturi de set de instruc\u021biuni RISC-V de 32 \u0219i 64 de bi\u021bi RV32IMF \u0219i RV64IMAFD, \u0219i poate include memorie partajat\u0103 op\u021bional\u0103, memorii cache de nivelurile L1, L2 \u0219i L3, precum \u0219i un num\u0103r configurabil de nuclee, blocuri de sarcini (warps) \u0219i fire de execu\u021bie. Pentru fiecare nucleu, exist\u0103 posibilitatea de a activa un num\u0103r configurabil de ALU, FPU, LSU \u0219i SFU. FPGA-urile Altera Arria 10, Altera Stratix 10, Xilinx Alveo U50, U250, U280 \u0219i Xilinx Versal VCK5000 pot fi utilizate pentru prototipuri. Simulatorul de func\u021bionare a cipului poate fi realizat cu Verilator (simulator Verilog), RTLSIM (simularea RTL) \u0219i SimX (simularea software). <\/p>\n
Pentru dezvoltarea aplica\u021biilor, este oferit un set de instrumente, care include variantele adaptate pentru Vortex ale PoCL (compilatoare \u0219i runtime OpenCL), LLVM\/Clang, GCC \u0219i Binutils. Proiectul sus\u021bine specifica\u021bia OpenCL 1.2, iar prin transla\u021bie \u00een OpenCL, suportul pentru reprezenta\u021bia intermediar\u0103 a shaderelor SPIR-V este implementat. Pentru grafic\u0103, pe tehnologiile Vortex, se dezvolt\u0103 GPU-ul deschis Skybox, care suport\u0103 API-ul grafic Vulkan. Prototipul Skybox, creat pe baza FPGA Altera Stratix 10 \u0219i incluz\u00e2nd 32 de nuclee (512 fire), a permis, la o frecven\u021b\u0103 de 230 MHz, ob\u021binerea unei performan\u021be de 3.7 gigapixeli pe secund\u0103 (29.4 gigatranzac\u021bii pe secund\u0103). <\/p>\n
Printre modific\u0103rile din versiunea Vortex 2.2: <\/p>\n
\n
A fost ad\u0103ugat API-ul vx_spawn_taskgroups pentru a lansa nuclee care suport\u0103 executarea segmentat\u0103 a sarcinilor 3D.\n
A fost ad\u0103ugat suport pentru ZICOND, extensia arhitecturii setului de instruc\u021biuni RISC-V, care asigur\u0103 executarea condi\u021bionat\u0103 a opera\u021biunilor f\u0103r\u0103 ramificare.\n
Compilatorul OpenCL a fost actualizat pentru a planifica execu\u021bia la nivel de fire individuale (thread-level, fiecare fir execut\u00e2nd sarcina sa independent de celelalte), \u00een loc de grupuri de sarcini (warp-level), ca \u00eenainte.\n
\u00cen OpenCL a fost ad\u0103ugat suport pentru compilarea JIT \u0219i pentru nuclee pe 64 de bi\u021bi.\n
A fost implementat suportul pentru \u00eenc\u0103rcarea dinamic\u0103 a runtime-ului Vortex.\n
A fost propus\u0103 o nou\u0103 documenta\u021bie pentru configurarea FPGA Xilinx.\n
A fost inclus\u0103 testarea sintezei logicii folosind instrumentarul Yosys.\n
\u00cen opera\u021biunile ierarhice flush \u0219i \u00een modul write-back a fost asigurat suportul pentru cache.\n
A fost optimizat\u0103 viteza de verificare a scoreboard-ului \u0219i a lucrului cu operanzi la nivelul transferurilor de registre (RTL, Register Transfer Level).\n
A fost ad\u0103ugat suport pentru simulatorul de memorie DRAM Ramulator 2.0.\n
A fost realizat trecerea la utilizarea versiunilor noi Verilator 5.0 (simulator SystemVerilog) \u0219i LLVM 18.0, precum \u0219i actualizarea instrumentarului bazat pe CentOS 7.9.\n
\u00cen locul sistemului de integrare continu\u0103 Travis CI, a fost utilizat serviciul GitHub CI. <\/ul>\n
![\"Vortex](\"\/wp-content\/uploads\/2024\/08\/e9bf3436f9ea931993a04517f807fb72.png\")
<\/center> <\/p>\n