Kot vemo, bo prehod na 3 nm procesno tehnologijo spremljal prehod na novo tranzistorsko arhitekturo. V smislu Samsunga bodo to na primer tranzistorji MBCFET (Multi Bridge Channel FET), pri katerih bo tranzistorski kanal videti kot več kanalov, ki se nahajajo drug nad drugim v obliki nanostrani, ki jih z vseh strani obdajajo vrata (za več podrobnosti , glej ).
Po besedah razvijalcev iz belgijskega centra Imec je to progresivna, a ne idealna tranzistorska struktura z uporabo vertikalnih vrat FinFET. Idealen za tehnološke postopke z elementnimi lestvicami manj kot 3 nm , ki so ga predlagali Belgijci.
Imec je razvil tranzistor z deljenimi stranmi ali Forksheet. To so enake navpične nanostrani kot tranzistorski kanali, vendar ločene z navpičnim dielektrikom. Na eni strani dielektrika se ustvari tranzistor z n-kanalom, na drugi pa s p-kanalom. In oba sta obdana s skupnim zaklopom v obliki navpičnega rebra.
Zmanjšanje razdalje na čipu med tranzistorji z različnimi prevodnostmi je še en velik izziv za nadaljnje zmanjševanje velikosti procesa. Simulacije TCAD so potrdile, da bi tranzistor z deljeno stranjo zagotovil 20-odstotno zmanjšanje površine matrice. Na splošno bo nova tranzistorska arhitektura zmanjšala standardno višino logične celice na 4,3 steze. Celica bo postala enostavnejša, kar velja tudi za izdelavo pomnilniške celice SRAM.
Preprost prehod iz nanostranskega tranzistorja na deljeni nanostranski tranzistor bo zagotovil 10-odstotno povečanje zmogljivosti ob ohranjanju porabe ali 24-odstotno zmanjšanje porabe brez pridobitve zmogljivosti. Simulacije za 2nm proces so pokazale, da bi celica SRAM, ki uporablja ločene nanostrani, zagotovila skupno zmanjšanje površine in izboljšanje zmogljivosti do 30 % z razmikom p- in n-stikov do 8 nm.
Vir: 3dnews.ru