Kot vemo, je TSMC marca letos začel s pilotno proizvodnjo 5nm izdelkov. To se je zgodilo v novi tovarni Fab 18 v Tajvanu, za izdajo 5nm rešitev. Množična proizvodnja s 5nm procesom N5 se pričakuje v drugem četrtletju 2020. Do konca istega leta se bo začela proizvodnja čipov, ki temeljijo na produktivni 5-nm procesni tehnologiji ali N5P (performance). Razpoložljivost prototipnih čipov omogoča TSMC, da oceni zmogljivosti prihodnjih polprevodnikov, proizvedenih na podlagi nove procesne tehnologije, o kateri bo podjetje podrobno spregovorilo decembra. Nekaj pa že lahko ugotovite iz povzetkov, ki jih je predložil TSMC za predstavitev na IEDM 2019.
Preden pojasnimo podrobnosti, se spomnimo, kaj vemo iz prejšnjih izjav TSMC. V primerjavi s 7nm procesom se trdi, da se bo neto zmogljivost 5nm čipov povečala za 15 % ali pa se bo poraba zmanjšala za 30 %, če zmogljivost ostane enaka. Proces N5P bo dodal še 7 % produktivnosti ali 15 % prihranka pri porabi. Gostota logičnih elementov se bo povečala za 1,8-krat. Lestvica celic SRAM se bo spremenila za faktor 0,75.
Pri proizvodnji 5nm čipov bo obseg uporabe EUV skenerjev dosegel raven zrele proizvodnje. Struktura kanala tranzistorja bo spremenjena, po možnosti z uporabo germanija skupaj s silicijem ali namesto njega. To bo zagotovilo večjo mobilnost elektronov v kanalu in povečanje tokov. Procesna tehnologija omogoča več krmilnih napetostnih nivojev, od katerih bo najvišja zagotovila 25-odstotno povečanje zmogljivosti v primerjavi z enako v 7 nm procesni tehnologiji. Tranzistorsko napajanje za V/I vmesnike bo v razponu od 1,5 V do 1,2 V.
Pri izdelavi skoznjih lukenj za metalizacijo in za kontakte bodo uporabljeni materiali s še nižjo odpornostjo. Kondenzatorji ultra visoke gostote bodo izdelani z uporabo vezja kovina-dielektrik-kovina, kar bo povečalo produktivnost za 4 %. Na splošno bo TSMC prešel na uporabo novih izolatorjev z nizko vsebnostjo K. V vezju za obdelavo silicijevih rezin se bo pojavil nov "suh" postopek, Metal Reactive Ion Etching (RIE), ki bo delno nadomestil tradicionalni Damask postopek z uporabo bakra (za kovinske kontakte, manjše od 30 nm). Tudi prvič bo uporabljena plast grafena za ustvarjanje pregrade med bakrenimi vodniki in polprevodnikom (za preprečitev elektromigracije).
Iz dokumentov za decembrsko poročilo na IEDM lahko razberemo, da bodo številni parametri 5nm čipov še boljši. Tako bo gostota logičnih elementov večja in bo dosegla 1,84-krat. Tudi celica SRAM bo manjša, s površino 0,021 µm2. Z zmogljivostjo eksperimentalnega silicija je vse v redu - doseženo je bilo 15-odstotno povečanje, možno pa je tudi 30-odstotno zmanjšanje porabe v primeru zamrznitve visokih frekvenc.
Nova procesna tehnologija bo omogočala izbiro med sedmimi vrednostmi krmilne napetosti, kar bo popestrilo razvojni proces in izdelke, uporaba EUV skenerjev pa bo zagotovo poenostavila in pocenila proizvodnjo. Po mnenju TSMC prehod na skenerje EUV zagotavlja 0,73-kratno izboljšanje linearne ločljivosti v primerjavi s 7nm procesom. Na primer, za izdelavo najbolj kritičnih plasti metalizacije prvih plasti bo namesto petih običajnih mask potrebna samo ena maska EUV in s tem samo en proizvodni cikel namesto petih. Mimogrede, bodite pozorni na to, kako čedni so elementi na čipu, ko uporabljate EUV projekcijo. Lepota in to je vse.
Vir: 3dnews.ru