![](\"\/wp-content\/uploads\/2026\/06\/caa6274ce0dd622a2ebc01d60302d645.png\")
<\/center><\/p>\nRazvijajo\u010di GPGPU podpira 32- in 64-bitne arhitekture niza ukazov RISC-V RV32IMF in RV64IMAFD ter lahko vklju\u010duje opcijsko deljeno pomnilnik, predpomnilnike ravni L1, L2 in L3, pa tudi prilagodljiv \u0161tevil\u010de jeder, blokov nalog (warps) in tokov. Vsako jedro omogo\u010da vklju\u010ditev prilagodljivega \u0161tevila ALU, FPU, LSU in SFU. Za izdelavo prototipov se lahko uporabljajo FPGA Xilinx in Altera, za simulacijo delovanja \u010dipa pa Verilator (Verilog simulator), RTLSIM (simulacija RTL) in SimX (programska simulacija).<\/p>\n
Za razvoj aplikacij je na voljo orodje, ki vklju\u010duje prilagojene razli\u010dice PoCL (prevajalnik in runtime OpenCL), LLVM\/Clang, GCC in Binutils. Projekt podpira specifikacijo OpenCL 1.2, pri \u010demer je podpora za vmesno predstavitev sen\u010dil SPIR-V implementirana preko prevajanja v OpenCL. <\/p>\n
Med spremembami v Vortex 3.0:<\/p>\n
- \n
- Dodana je bila strojna grafi\u010dna oprema, ki vklju\u010duje enote za rasterizacijo, prekrivanje tekstur in zdru\u017eevanje izhodov (OM \u2014 Output Merger). Za Mesa, ki temelji na implementirani grafi\u010dni opremi in programski rasterizaciji lavapipe, je pripravljen Vulkan gonilnik vortexpipe.\n
- Mo\u017enosti tenzorskega jedra, namenjenega pospe\u0161evanju izvajanja modelov strojnega u\u010denja, so raz\u0161irjene, vklju\u010dno s podporo za strukturirano red\u010denje (structured sparsity) za stiskanje te\u017enostnih matric.\n
- Izvedena je operacija WGMMA (warpgroup-level matrix multiplication) za mno\u017eenje matric v asinhronem na\u010dinu.\n
- Dodano je DVX (Data Transfer Acceleration) za pospe\u0161evanje prenosa podatkov iz globalnega v lokalni pomnilnik.\n
- Izvedena je nova arhitektura na osnovi procesorja ukazov (CP, Command Processor) in strojnega na\u010drtovalnika izra\u010dunskih jeder (KMU \u2014 Kernel Management Unit), ki omogo\u010da prenos operacij usklajevanja izra\u010dunskih tokov na stran \u010dipa.\n
- Predlagana je nova runtime knji\u017enica, ki deluje v neblokirnem na\u010dinu in nudi abstrakcije, ki se prevajajo v strojne asinhrono izvajane ukaze. Podprte so vrste, dogodki, moduli in sinhronizacija na osnovi asinhronih mejnikov s semantiko arrive\/wait\/event.\n
- Dodana podpora za skraj\u0161ane ukaze RISC-V (RVC).\n
- Izvedena je strojna podpora za atomske operacije (Hardware Atomics).\n
- FPU je popolnoma predelan in predstavljeni so novi mno\u017eevalniki (Wallace-tree, Folded-radix) in se\u0161tevalniki (Kogge-Stone).\n
- Dodana je virtualna pomnilni\u0161ka struktura na osnovi enote za upravljanje pomnilnika (MMU) s podporo za 32-bitno arhitekturo virtualnega naslavljanja SV32.\n
- Podpora za raz\u0161iritev RISC-V Zicond z implementacijo pogojnih operacij.\n
- Integrirano je upravljanje taktne frekvence (clock gating).\n
- Izvedena je podpora za jezik HIP (Heterogeneous Interface for Portability) preko ogrodja chipStar, ki prevaja HIP v SPIR-V.\n
- Zagotovljena je polna integracija s simulatorjem GEM5 in dodana podpora simulatorju SimX na osnovi arhitekture TLM (Transaction-Level Modeling).\n
- Dodana je podpora za orodja Synopsys in Yosys za sintezo logike za proizvodnjo \u010dipov ter podpora za uporabo knji\u017enic standardnih elementov ASAP7 (7nm), SAED14 (14nm) in NanGate (15nm).\n
- Referen\u010dno orodje je posodobljeno na LLVM 20 in POCL 7.0.\n<\/ul>\n