Siç e dimë, kalimi në një teknologji procesi 3 nm do të shoqërohet me një kalim në një arkitekturë të re tranzistor. Në termat Samsung, për shembull, këta do të jenë transistorë MBCFET (Multi Bridge Channel FET), në të cilët kanali i transistorit do të duket si disa kanale të vendosura mbi njëri-tjetrin në formën e nanofaqeve, të rrethuar nga të gjitha anët nga një portë (për më shumë detaje , Shiko ).
Sipas zhvilluesve nga qendra belge Imec, kjo është një strukturë tranzistor progresive, por jo ideale, duke përdorur porta vertikale FinFET. Ideale për proceset teknologjike me shkallë elementi më të vogla se 3 nm , e cila u propozua nga belgët.
Imec ka zhvilluar një transistor me faqe të ndara ose Forksheet. Këto janë të njëjtat nanofaqe vertikale si kanalet e tranzistorit, por të ndara nga një dielektrik vertikal. Në njërën anë të dielektrikut, krijohet një transistor me një kanal n, nga ana tjetër, me një kanal p. Dhe të dy janë të rrethuar nga një grilë e përbashkët në formën e një brinje vertikale.
Zvogëlimi i distancës në çip ndërmjet transistorëve me përçueshmëri të ndryshme është një sfidë tjetër kryesore për zvogëlimin e mëtejshëm të procesit. Simulimet TCAD konfirmuan se tranzistori me faqe të ndarë do të siguronte një reduktim prej 20 për qind të zonës së mbulimit. Në përgjithësi, arkitektura e re e tranzistorit do të zvogëlojë lartësinë standarde të qelizës logjike në 4,3 pista. Qeliza do të bëhet më e thjeshtë, gjë që vlen edhe për prodhimin e qelizës së memories SRAM.
Një kalim i thjeshtë nga një transistor me nanofaqe në një tranzitor me nanofaqe të ndarë do të sigurojë një rritje prej 10% në performancë duke ruajtur konsumin, ose një reduktim 24% të konsumit pa rritur performancën. Simulimet për procesin 2 nm treguan se një qelizë SRAM duke përdorur nanofaqe të ndara do të siguronte një reduktim të kombinuar të zonës dhe përmirësim të performancës deri në 30% me ndarje p- dhe n-nyje deri në 8 nm.
Burimi: 3dnews.ru