{"id":119157,"date":"2024-08-07T15:43:09","date_gmt":"2024-08-07T13:43:10","guid":{"rendered":"https:\/\/prohoster.info\/blog\/novosti-interneta\/dostupen-vortex-2-2-otkrytyj-gpgpu-na-baze-arhitektury-risc-v"},"modified":"2024-08-07T15:43:09","modified_gmt":"2024-08-07T13:43:10","slug":"dostupen-vortex-2-2-otkrytyj-gpgpu-na-baze-arhitektury-risc-v","status":"publish","type":"post","link":"https:\/\/prohoster.info\/sq\/blog\/news\/dostupen-vortex-2-2-otkrytyj-gpgpu-na-baze-arhitektury-risc-v","title":{"rendered":"Vortex 2.2 \u00ebsht\u00eb i disponuesh\u00ebm, nj\u00eb GPGPU i hapur i bazuar n\u00eb arkitektur\u00ebn RISC-V","gt_translate_keys":[{"key":"rendered","format":"text"}]},"content":{"rendered":"
\u00cbsht\u00eb publikuar versioni i projektit Vortex 2.2, i cili zhvillon GPGPU t\u00eb hapur mbi baz\u00ebn e arkitektur\u00ebs s\u00eb setit t\u00eb instrukcioneve RISC-V, i dizenjuar p\u00ebr t\u00eb kryer llogaritje paralele p\u00ebrmes API OpenCL dhe modelit t\u00eb ekzekutimit SIMT (Single Instruction, Multiple Threads). Projekti gjithashtu mund t\u00eb p\u00ebrdoret p\u00ebr hulumtime n\u00eb fush\u00ebn e grafik\u00ebs 3D dhe p\u00ebr zhvillimin e arkitekturave t\u00eb reja GPU. Skemat, p\u00ebrshkrimet e bllokave harduerike n\u00eb gjuh\u00ebn Verilog, simulator\u00ebt, driverat dhe dokumentacioni shoq\u00ebrues i projektit shp\u00ebrndahen n\u00ebn licenc\u00ebn Apache 2.0. <\/p>\n
Baza e GPGPU-s\u00eb p\u00ebrb\u00ebhet nga nj\u00eb ISA RISC-V tipik, e zgjeruar me disa instrukcione shtes\u00eb t\u00eb nevojshme p\u00ebr mb\u00ebshtetje t\u00eb funksioneve GPU dhe menaxhimit t\u00eb derdhjeve. Ndryshimet n\u00eb arkitektur\u00ebn e grupit t\u00eb komandave RISC-V jan\u00eb minimizuar dhe, sa m\u00eb shum\u00eb t\u00eb jet\u00eb e mundur, p\u00ebrdoreshin instrukcionet e vegj\u00ebl t\u00eb ekzistuesh\u00ebm. Mes instruksioneve shtes\u00eb, vlen t\u00eb p\u00ebrmenden: «tex» p\u00ebr p\u00ebrshpejtimin e p\u00ebrpunimit t\u00eb teksturave, vx_rast p\u00ebr menaxhimin e rasterizimit, vx_rop p\u00ebr p\u00ebrpunimin e fragmenteve, thell\u00ebsis\u00eb dhe transparenc\u00ebs, vx_imadd p\u00ebr kryerjen e veprimit «shum\u00ebzo dhe shto», vx_wspawn, vx_tmc dhe vx_bar p\u00ebr aktivizimin e fronteve t\u00eb instrukcioneve dhe derdhjeve n\u00eb to (wavefront, grupi i fijeve q\u00eb ekzekutohen paralelisht nga SIMD Engine), vx_split dhe vx_join.
<\/center> <\/p>\n
GPGPU e zhvilluar mb\u00ebshtet arkitaturat e setit t\u00eb instrukcioneve RISC-V 32- dhe 64-bit RV32IMF dhe RV64IMAFD, dhe mund t\u00eb p\u00ebrfshij\u00eb memorie t\u00eb ndar\u00eb opsionale, cache-\u00eb t\u00eb niveleve L1, L2 dhe L3, si dhe nj\u00eb num\u00ebr t\u00eb konfiguruar t\u00eb b\u00ebrthamave, grupeve t\u00eb detyrave (warps) dhe rrjedhave. P\u00ebr \u00e7do b\u00ebrtham\u00eb ofrohet gjithashtu mund\u00ebsia e aktivizimit t\u00eb nj\u00eb numri t\u00eb konfiguruar t\u00eb ALU, FPU, LSU dhe SFU. P\u00ebr krijimin e prototipeve mund t\u00eb p\u00ebrdoren FPGA Altera Arria 10, Altera Stratix 10, Xilinx Alveo U50, U250, U280 dhe Xilinx Versal VCK5000. P\u00ebr simulimin e funksionit t\u00eb \u00e7ipit mund t\u00eb p\u00ebrdoren Verilator (simulatori Verilog), RTLSIM (simulimi RTL) dhe SimX (simulimi softuerik). <\/p>\n
P\u00ebr zhvillimin e aplikacioneve ofrohet nj\u00eb instrumentar q\u00eb p\u00ebrfshin variante t\u00eb adaptuara p\u00ebr t\u00eb punuar me Vortex, si PoCL (kompilatori dhe runtime OpenCL), LLVM\/Clang, GCC dhe Binutils. Projekti mb\u00ebshtet specifikimin OpenCL 1.2 dhe p\u00ebrmes bartjes n\u00eb OpenCL realizohet mb\u00ebshtetje p\u00ebr p\u00ebrfaq\u00ebsimin e mes\u00ebm t\u00eb shenjuesve SPIR-V. P\u00ebr grafik\u00ebn mbi teknologjit\u00eb Vortex zhvillohet GPU Skybox i hapur, q\u00eb mb\u00ebshtet API-n\u00eb grafike Vulkan. Prototipi Skybox, i krijuar mbi baz\u00ebn e FPGA Altera Stratix 10 dhe q\u00eb p\u00ebrfshin 32 b\u00ebrthama (512 rrjedha), ka arritur nj\u00eb performanc\u00eb mbushjeje prej 3.7 gigapiksel n\u00eb sekond\u00eb (29.4 gigatransaksione n\u00eb sekond\u00eb) n\u00eb frekuenc\u00ebn 230 MHz. <\/p>\n
Mes ndryshimeve n\u00eb versionin Vortex 2.2: <\/p>\n
\n
Shtuar API vx_spawn_taskgroups p\u00ebr ekzekutimin e b\u00ebrthamave q\u00eb mb\u00ebshtesin ekzekutimin segmentuar t\u00eb detyrave 3D.\n
Kompilatori OpenCL \u00ebsht\u00eb kaluar n\u00eb planifikimin e ekzekutimit n\u00eb nivelin e rrjedhave t\u00eb ve\u00e7anta (thread-level, \u00e7do rrjedh\u00eb ekzekuton detyr\u00ebn e saj pavar\u00ebsisht nga rrjedhat e tjera), p\u00ebrve\u00e7 grupeve t\u00eb detyrave (warp-level), si\u00e7 ishte m\u00eb par\u00eb.\n
N\u00eb OpenCL \u00ebsht\u00eb shtuar mb\u00ebshtetje p\u00ebr JIT-kompilimin dhe b\u00ebrthamat 64-bit.\n
Implementuar mb\u00ebshtetje p\u00ebr ngarkimin dinamik t\u00eb runtime Vortex.\n
Ofruar dokumentacion i ri p\u00ebr konfigurimin e FPGA Xilinx.\n
Inkuadruar testimin e sintez\u00ebs s\u00eb logjik\u00ebs duke p\u00ebrdorur instrumentin Yosys.\n
Optimizuar shpejt\u00ebsia e verifikimit t\u00eb scoreboard dhe pun\u00ebs me operand\u00ebt n\u00eb nivelin e kalimeve t\u00eb regjistrave (RTL, Register Transfer Level).\n
Shtuar mb\u00ebshtetje p\u00ebr simulatorin e memories DRAM Ramulator 2.0.\n
Kaluar n\u00eb p\u00ebrdorimin e versioneve t\u00eb reja Verilator 5.0 (simulator p\u00ebr SystemVerilog) dhe LLVM 18.0, si dhe p\u00ebrdit\u00ebsuar instrumentin mbi baz\u00ebn e CentOS 7.9.\n
N\u00eb vend t\u00eb sistemit t\u00eb integrimit t\u00eb vazhduesh\u00ebm Travis CI, \u00ebsht\u00eb angazhuar sh\u00ebrbimi GitHub CI. <\/ul>\n
![\"Vortex](\"\/wp-content\/uploads\/2024\/08\/e9bf3436f9ea931993a04517f807fb72.png\")
<\/center> <\/p>\n