{"id":119157,"date":"2024-08-07T15:43:09","date_gmt":"2024-08-07T13:43:10","guid":{"rendered":"https:\/\/prohoster.info\/blog\/novosti-interneta\/dostupen-vortex-2-2-otkrytyj-gpgpu-na-baze-arhitektury-risc-v"},"modified":"2024-08-07T15:43:09","modified_gmt":"2024-08-07T13:43:10","slug":"dostupen-vortex-2-2-otkrytyj-gpgpu-na-baze-arhitektury-risc-v","status":"publish","type":"post","link":"https:\/\/prohoster.info\/sq\/blog\/novosti-interneta\/dostupen-vortex-2-2-otkrytyj-gpgpu-na-baze-arhitektury-risc-v","title":{"rendered":"Vortex 2.2 \u00ebsht\u00eb n\u00eb dispozicion, nj\u00eb GPGPU e hapur e bazuar n\u00eb arkitektur\u00ebn RISC-V","gt_translate_keys":[{"key":"rendered","format":"text"}]},"content":{"rendered":"
\u00cbsht\u00eb publikuar versioni i projektit Vortex 2.2, i cili zhvillon GPGPU t\u00eb hapur t\u00eb bazuar n\u00eb arkitektur\u00ebn e setit t\u00eb instruksioneve RISC-V, i dizajnuar p\u00ebr t\u00eb realizuar llogaritje paralele duke p\u00ebrdorur API-n\u00eb OpenCL dhe modelin e ekzekutimit SIMT (Instruksion i Vet\u00ebm, M\u00eb shum\u00eb Thjesht). Projekti gjithashtu mund t\u00eb p\u00ebrdoret p\u00ebr k\u00ebrkime n\u00eb fush\u00ebn e grafik\u00ebs 3D dhe p\u00ebr zhvillimin e arkitekturave t\u00eb reja t\u00eb GPU. Skemat, p\u00ebrshkrimet e blloqeve harduerike n\u00eb gjuh\u00ebn Verilog, simulatori, shofer\u00ebt dhe dokumentacioni shoq\u00ebrues i projektit shp\u00ebrndahen n\u00ebn licenc\u00ebn Apache 2.0. <\/p>\n
Baza e GPGPU-s p\u00ebrb\u00ebhet nga nj\u00eb ISA standard RISC-V, e shtrir\u00eb me disa instruksione t\u00eb tjera t\u00eb nevojshme p\u00ebr t\u00eb mb\u00ebshtetur funksionet e GPU dhe menaxhimin e flukseve. Ndryshimet n\u00eb arkitektur\u00ebn e grupit t\u00eb komandave RISC-V jan\u00eb minimizuar dhe, kur \u00ebsht\u00eb e mundur, p\u00ebrdoren instruksionet vektoriale q\u00eb ekzistojn\u00eb tashm\u00eb. Nd\u00ebr instruksionet e tjera, mund t\u00eb p\u00ebrmendim: «tex» p\u00ebr p\u00ebrshpejtimin e p\u00ebrpunimit t\u00eb teksteve, vx_rast p\u00ebr menaxhimin e rasterizimit, vx_rop p\u00ebr p\u00ebrpunimin e fragmenteve, thell\u00ebsis\u00eb dhe transparenc\u00ebs, vx_imadd p\u00ebr kryerjen e operacionit «shum\u00ebzo dhe shto», vx_wspawn, vx_tmc dhe vx_bar p\u00ebr aktivizimin e fronteve t\u00eb instrukcioneve dhe flukseve n\u00eb to (wavefront, nj\u00eb grup fije q\u00eb ekzekutohen paralelisht nga SIMD Engine), vx_split dhe vx_join.
<\/center> <\/p>\n
GPGPU i zhvilluar mb\u00ebshtet arkitekturat 32- dhe 64-bit t\u00eb komandave RISC-V RV32IMF dhe RV64IMAFD, dhe mund t\u00eb p\u00ebrfshij\u00eb memorie t\u00eb ndar\u00eb opcionale, cache t\u00eb niveleve L1, L2 dhe L3, si dhe nj\u00eb num\u00ebr t\u00eb personalizuesh\u00ebm b\u00ebrthash, blloqesh pune (warps) dhe thread-ash. \u00c7do b\u00ebrtham\u00eb ofron mund\u00ebsin\u00eb p\u00ebr aktivizimin e nj\u00eb numri t\u00eb personalizuar ALU, FPU, LSU dhe SFU. FPGA-t\u00eb Altera Arria 10, Altera Stratix 10, Xilinx Alveo U50, U250, U280 dhe Xilinx Versal VCK5000 mund t\u00eb p\u00ebrdoren p\u00ebr krijimin e prototipave. P\u00ebr simulimin e funksionimit t\u00eb \u00e7ipit mund t\u00eb p\u00ebrdoren Verilator (simulator Verilog), RTLSIM (simulim RTL) dhe SimX (simulim softuerik). <\/p>\n
P\u00ebr zhvillimin e aplikacioneve ofrohet nj\u00eb mjet, q\u00eb p\u00ebrfshin variante t\u00eb adaptuara p\u00ebr t\u00eb punuar me Vortex PoCL (kompilatori dhe runtime OpenCL), LLVM\/Clang, GCC dhe Binutils. Projekti mb\u00ebshtet specifikimin OpenCL 1.2 dhe p\u00ebrmes translacionit n\u00eb OpenCL realizohet mb\u00ebshtetje p\u00ebr paraqitjen nd\u00ebrmjet\u00ebse t\u00eb shaderave SPIR-V. P\u00ebr grafikat mbi teknologjit\u00eb Vortex po zhvillohet GPU Skybox i hapur, q\u00eb mb\u00ebshtet API-grafik Vulkan. Prototipi Skybox, i krijuar mbi baz\u00ebn e FPGA Altera Stratix 10 dhe q\u00eb p\u00ebrfshin 32 b\u00ebrthama (512 rrjedha), arriti nj\u00eb performanc\u00eb t\u00eb mbushjes prej 3.7 gigapiksel\u00ebve n\u00eb sekond\u00eb (29.4 gigatraksione n\u00eb sekond\u00eb) me nj\u00eb frekuenc\u00eb prej 230 MHz. <\/p>\n
Mes ndryshimeve n\u00eb versionin Vortex 2.2: <\/p>\n
\n
E shtuar API vx_spawn_taskgroups p\u00ebr t\u00eb nisur b\u00ebrthamat q\u00eb mb\u00ebshtesin ekzekutimin e segmentuar t\u00eb detyrave 3D.\n
E shtuar mb\u00ebshtetje p\u00ebr ZICOND, nj\u00eb zgjerim t\u00eb arkitektur\u00ebs s\u00eb grupit t\u00eb komandave RISC-V q\u00eb mund\u00ebson ekzekutimin e kushteve t\u00eb operacioneve pa deg\u00ebzim.\n
Kompilatori OpenCL \u00ebsht\u00eb transferuar n\u00eb planifikimin e ekzekutimit n\u00eb nivelin e rrjedhave t\u00eb ve\u00e7anta (thread-level, \u00e7do rrjedh\u00eb ekzekuton detyr\u00ebn e saj n\u00eb m\u00ebnyr\u00eb t\u00eb pavarur nga rrjedhat e tjera), n\u00eb vend t\u00eb grupeve t\u00eb detyrave (warp-level), si\u00e7 ishte m\u00eb par\u00eb.\n
N\u00eb OpenCL \u00ebsht\u00eb shtuar mb\u00ebshtetje p\u00ebr JIT-kompilimin dhe b\u00ebrthamat 64-bit.\n
\u00cbsht\u00eb realizuar mb\u00ebshtetje p\u00ebr ngarkimin dinamik t\u00eb Vortex runtime.\n
\u00cbsht\u00eb propozuar dokumentacioni i ri p\u00ebr konfigurimin e FPGA Xilinx.\n
\u00cbsht\u00eb p\u00ebrfshir\u00eb testimi i sintez\u00ebs s\u00eb logjik\u00ebs duke p\u00ebrdorur mjetet Yosys.\n
\u00cbsht\u00eb optimizuar shpejt\u00ebsia e verifikimit t\u00eb scoreboard-it dhe pun\u00ebs me operand\u00ebt n\u00eb nivelin e transferimeve t\u00eb regjistrit (RTL, Register Transfer Level).\n
\u00cbsht\u00eb shtuar mb\u00ebshtetje p\u00ebr simulatorin e memories DRAM Ramulator 2.0.\n
\u00cbsht\u00eb realizuar kalimi n\u00eb p\u00ebrdorimin e versioneve t\u00eb reja Verilator 5.0 (simulator i SystemVerilog) dhe LLVM 18.0, si dhe \u00ebsht\u00eb p\u00ebrdit\u00ebsuar ari\u00e7ka bazuar n\u00eb CentOS 7.9.\n
N\u00eb vend t\u00eb sistemit t\u00eb integrimit t\u00eb vazhduesh\u00ebm Travis CI, \u00ebsht\u00eb aktivizuar sh\u00ebrbimi GitHub CI. <\/ul>\n
![\"Vortex](\"\/wp-content\/uploads\/2024\/08\/e9bf3436f9ea931993a04517f807fb72.png\")
<\/center> <\/p>\n