![](\"\/wp-content\/uploads\/2026\/06\/caa6274ce0dd622a2ebc01d60302d645.png\")
<\/center><\/p>\nGPGPU i zhvilluar mb\u00ebshtet arkitektur\u00ebn e setit t\u00eb komandave RISC-V RV32IMF dhe RV64IMAFD me 32 dhe 64 bit, dhe mund t\u00eb p\u00ebrfshij\u00eb memori t\u00eb ndar\u00eb opsionale, k\u00ebshilla t\u00eb nivelit L1, L2 dhe L3, si dhe nj\u00eb num\u00ebr t\u00eb konfiguruar t\u00eb b\u00ebrthamave, bllokave t\u00eb detyrave (warps) dhe flukseve. N\u00eb p\u00ebrputhje me k\u00ebt\u00eb, p\u00ebr \u00e7do b\u00ebrtham\u00eb ofrohet mund\u00ebsia p\u00ebr t\u00eb aktivizuar nj\u00eb num\u00ebr t\u00eb konfiguruar t\u00eb ALU, FPU, LSU dhe SFU. P\u00ebr krijimin e prototipave mund t\u00eb p\u00ebrdoren FPGA Xilinx dhe Altera, nd\u00ebrsa p\u00ebr simulimin e funksionimit t\u00eb \u00e7ipit p\u00ebrdoren Verilator (simulues Verilog), RTLSIM (simulim RTL) dhe SimX (simulim programatik).<\/p>\n
P\u00ebr zhvillimin e aplikacioneve ofrohet nj\u00eb mjete, duke p\u00ebrfshir\u00eb variante t\u00eb adaptuara p\u00ebr p\u00ebrdorim me Vortex si PoCL (kompiluesi dhe runtime OpenCL), LLVM\/Clang, GCC dhe Binutils. Projekti mb\u00ebshtet specifikimin OpenCL 1.2 dhe p\u00ebrmes transformimit n\u00eb OpenCL realizohet mb\u00ebshtetje p\u00ebr p\u00ebrfaq\u00ebsimin e nd\u00ebrmjet\u00ebm t\u00eb shenjuesve SPIR-V. <\/p>\n
Nd\u00ebr ndryshimet n\u00eb Vortex 3.0:<\/p>\n
- \n
- \u00cbsht\u00eb shtuar nj\u00eb grumbull grafik harduerik, duke p\u00ebrfshir\u00eb blloqe p\u00ebr rast\u00ebrizimin, mbivendosjen e teksteve dhe bashkimin e daljes (OM \u2014 Output Merger). P\u00ebr Mesa, n\u00eb baz\u00eb t\u00eb grumbullit grafik t\u00eb realizuar dhe rast\u00ebrizatorit t\u00eb programshme lavapipe, \u00ebsht\u00eb p\u00ebrgatitur nj\u00eb drejtues Vulkan vortexpipe.\n
- Jan\u00eb zgjeruar funksionet e b\u00ebrtham\u00ebs tensor, e destinuar p\u00ebr t\u00eb p\u00ebrshpejtuar ekzekutimin e modeleve t\u00eb m\u00ebsimit t\u00eb makinerive, e cila implementon mb\u00ebshtetje p\u00ebr rrall\u00ebshm\u00ebrin\u00eb strukturore (structured sparsity) p\u00ebr kompresimin e matricave t\u00eb peshave.\n
- \u00cbsht\u00eb realizuar operacioni WGMMA (shum\u00ebzimi i matricave n\u00eb nivel warpgroup) p\u00ebr shumzimin e matricave n\u00eb nj\u00eb mod t\u00eb asinkronsh\u00ebm.\n
- \u00cbsht\u00eb shtuar motori DXA (Accelerimi i Transferimit t\u00eb t\u00eb Dh\u00ebnave) p\u00ebr t\u00eb p\u00ebrshpejtuar transferimin e t\u00eb dh\u00ebnave nga memoria globale n\u00eb at\u00eb lokale.\n
- \u00cbsht\u00eb realizuar nj\u00eb arkitektur\u00eb e re mbi baz\u00ebn e procesorit t\u00eb komandave (CP, Command Processor) dhe planifikuesit t\u00eb harduerit t\u00eb nj\u00ebsive t\u00eb llogaritjes (KMU \u2014 Kernel Management Unit), e cila lejon transferimin e operacioneve t\u00eb p\u00ebrcaktimit t\u00eb rrjedhave t\u00eb llogaritjes jasht\u00eb \u00e7ipit.\n
- \u00cbsht\u00eb propozuar nj\u00eb runtime-bibliotek\u00eb e re q\u00eb punon n\u00eb nj\u00eb mod t\u00eb pa bllokuar dhe ofron abstraksione q\u00eb p\u00ebrkthehen n\u00eb komanda t\u00eb ekzekutueshme asinkrone n\u00eb harduer. Mb\u00ebshteten radh\u00ebt, ngjarjet, modulat dhe sinkronizimi mbi baz\u00ebn e barrierave asinkrone me semantik\u00ebn arrive\/wait\/event.\n
- Jan\u00eb shtuar mb\u00ebshtetje p\u00ebr instruksionet e shkurtra RISC-V (RVC).\n
- \u00cbsht\u00eb realizuar mb\u00ebshtetje harduerike p\u00ebr operacione atomike (Hardware Atomics).\n
- FPU \u00ebsht\u00eb rip\u00ebrshtatur plot\u00ebsisht dhe jan\u00eb propozuar blloqe t\u00eb reja shumzuesish (Wallace-tree, Folded-radix) dhe shumator\u00ebsh (Kogge-Stone).\n
- \u00cbsht\u00eb shtuar nj\u00eb grumbull virtual i memories mbi baz\u00ebn e bllokut t\u00eb menaxhimit t\u00eb memories (MMU) me mb\u00ebshtetje p\u00ebr arkitektur\u00ebn 32-bit t\u00eb adresimit virtual SV32.\n
- Mb\u00ebshtetje p\u00ebr zgjerimin RISC-V Zicond me realizimin e operacioneve t\u00eb kusht\u00ebzuara.\n
- \u00cbsht\u00eb integruar menaxhimi i frekuenc\u00ebs s\u00eb or\u00ebs (clock gating).\n
- \u00cbsht\u00eb realizuar mb\u00ebshtetje p\u00ebr gjuh\u00ebn HIP (Heterogeneous Interface for Portability) p\u00ebrmes framework-ut chipStar, q\u00eb p\u00ebrkthen HIP n\u00eb SPIR-V.\n
- \u00cbsht\u00eb siguruar integrim i plot\u00eb me simulatorin GEM5 dhe \u00ebsht\u00eb shtuar mb\u00ebshtetje p\u00ebr simulatorin SimX n\u00eb arkitektur\u00ebn TLM (Modelimi n\u00eb Nivel Transaksioni).\n
- Jan\u00eb shtuar mb\u00ebshtetje p\u00ebr mjetet Synopsys dhe Yosys p\u00ebr sintes\u00ebn e logjik\u00ebs p\u00ebr prodhimin e \u00e7ipave, si dhe mb\u00ebshtetje p\u00ebr p\u00ebrdorimin e bibliotekave t\u00eb elementeve standarde ASAP7 (7nm), SAED14 (14nm) dhe NanGate (15nm).\n
- Seti standard i mjeteve \u00ebsht\u00eb p\u00ebrdit\u00ebsuar n\u00eb LLVM 20 dhe POCL 7.0.\n<\/ul>\n