Пројекат Vortex 3.0, који развија GPGPU отвореног кода заснован на архитектури скупа инструкција RISC-V и дизајниран је за паралелно рачунарство коришћењем OpenCL API-ја и SIMT (Single Instruction, Multiple Threads) модела извршавања, сада је доступан. Пројекат се такође може користити за истраживање 3D графике и развој нових GPU архитектура. Шеме, описи хардверских блокова у Verilog-у, симулатор, драјвери и пратећа документација о дизајну дистрибуирају се под Apache 2.0 лиценцом.
GPGPU је базиран на стандардном RISC-V ISA, проширеном додатним инструкцијама за подршку GPU функцијама и управљању нитима. Промене у архитектури RISC-V скупа инструкција су сведене на минимум, а постојеће векторске инструкције се користе кад год је то могуће. Додатне инструкције укључују: „tex“ за убрзавање обраде текстура; vx_rast за контролу растеризације; vx_rop за обраду фрагмената, дубине и транспарентности; vx_imadd за операције множења и сабирања; vx_wspawn, vx_split, vx_join, vx_tmc и vx_bar за активирање група нити (таласних фронтова) које SIMD Engine извршава паралелно.
GPGPU који се развија подржава 32- и 64-битне RISC-V RV32IMF и RV64IMAFD архитектуре скупова инструкција и може да укључује опциону дељену меморију, L1, L2 и L3 кеш меморије, као и конфигурабилни број језгара, варпова и нити. Свако језгро такође може да укључује конфигурабилни број ALU, FPU, LSU и SFU. Xilinx и Altera FPGA могу се користити за израду прототипова, а Verilator (Verilog симулатор), RTLSIM (RTL симулација) и SimX (софтверска симулација) могу се користити за симулацију чипа.
За развој апликација, нуди се комплет алата, укључујући верзије PoCL-а (OpenCL компајлер и runtime) прилагођене Vortex-у, LLVM/Clang, GCC и Binutils. Пројекат подржава OpenCL 1.2 спецификацију и имплементира подршку за SPIR-V међурепрезентацију шејдера путем превођења у OpenCL.
Промене у Vortex 3.0 укључују:
- Додат је хардверски графички стек, укључујући блокове за растеризацију, мапирање текстура и спајање излаза (OM). Вулкан драјвер, vortexpipe, развијен је за Mesa на основу имплементираног графичког стека и софтверског растеризатора lavapipe.
- Могућности Tensor Core-а, дизајнираног да убрза извршавање модела машинског учења, су проширене, имплементирајући подршку за структурирану реткост за компресију матрица тежине.
- Операција WGMMA (множење матрица на нивоу варпгрупе) је имплементирана за множење матрица у асинхроном режиму.
- Додат је DXA (Data Transfer Acceleration) механизам за убрзање преноса података из глобалне у локалну меморију.
- Имплементирана је нова архитектура заснована на процесору команди (CP) и хардверском распоређивачу рачунарских језгара (KMU - Kernel Management Unit), која омогућава диспечирање рачунарских нити на страну чипа.
- Предлаже се нова библиотека за извршавање која ради у неблокирајућем режиму и пружа апстракције које се преводе у асинхроно извршаване хардверске команде. Подржани су редови чекања, догађаји, модули и синхронизација засновани на асинхроним баријерама са семантиком доласка/чекања/догађаја.
- Додата је подршка за скраћене инструкције (RVC) RISC-V.
- Имплементирана је хардверска подршка за атомске операције (Hardware Atomics).
- FPU је потпуно редизајниран и уведени су нови блокови множиоца (Wallace-tree, Folded-radix) и сабирача (Kogge-Stone).
- Додат је стек виртуелне меморије заснован на јединици за управљање меморијом (MMU) са подршком за 32-битну SV32 архитектуру виртуелног адресирања.
- Подршка за RISC-V Zicond проширење са имплементацијом условних операција.
- Интегрисано синхронизовање.
- Подршка за HIP (Heterogeneous Interface for Portability) језик је имплементирана кроз chipStar фрејмворк, који преводи HIP у SPIR-V.
- Обезбеђена је потпуна интеграција са GEM5 симулатором, а додата је и подршка за SimX симулатор на TLM (Transaction-Level Modeling) архитектури.
- Додата је подршка за Synopsys и Yosys алате за логичку синтезу за производњу чипова, као и подршка за коришћење библиотека стандардних елемената ASAP7 (7nm), SAED14 (14nm) и NanGate (15nm).
- Референтни алат је ажуриран на LLVM 20 и POCL 7.0.
Извор: опеннет.ру
