Sapertos anu urang terang, transisi ka téknologi prosés 3 nm bakal dibarengan ku transisi ka arsitéktur transistor énggal. Dina istilah Samsung, contona, ieu bakal janten transistor MBCFET (Multi Bridge Channel FET), dimana saluran transistor bakal katingali sapertos sababaraha saluran bentuk nanopage anu disusun di luhur silih, dikurilingan di sadaya sisi ku gerbang (kanggo langkung rinci, tingali ).
Numutkeun para pamekar di pusat Imec Belgia, ieu mangrupikeun struktur transistor progresif, tapi sanés idéal, anu nganggo gerbang FinFET vertikal. Transistor idéal pikeun téknologi prosés sub-3 nm nyaéta , anu diajukeun ku urang Belgia.
Imec parantos ngembangkeun transistor kalayan halaman anu dipisahkeun, atanapi forksheets. Ieu mangrupikeun nanopages vertikal anu sami anu janten saluran transistor, tapi dipisahkeun ku dielektrik vertikal. Dina hiji sisi dielektrik, transistor saluran-n didamel, sareng di sisi anu sanésna, transistor saluran-p. Duanana diubengi ku gerbang umum dina bentuk iga vertikal.
Ngurangan jarak on-die antara transistor kalayan konduktivitas anu béda mangrupikeun tantangan konci anu sanés pikeun skala prosés salajengna. Simulasi TCAD mastikeun yén transistor kalayan halaman anu misah bakal nyayogikeun réduksi 20% dina daérah die. Sacara umum, arsitéktur transistor énggal bakal ngirangan jangkungna sél logika standar janten 4,3 trek. Sél bakal janten langkung saderhana, anu ogé lumaku pikeun fabrikasi sél mémori SRAM.
Transisi basajan tina transistor nanopage ka transistor kalayan nanopage anu dipisahkeun bakal nyayogikeun paningkatan kinerja 10% kalayan konsumsi daya anu sami, atanapi réduksi daya 24% tanpa paningkatan kinerja. Simulasi pikeun prosés 2-nm nunjukkeun yén sél SRAM anu nganggo nanopage anu dipisahkeun bakal nyayogikeun réduksi daérah gabungan sareng paningkatan kinerja dugi ka 30% kalayan jarak p- sareng n-junction dugi ka 8 nm.
sumber: 3dnews.ru
