Som vi vet kommer övergången till en 3 nm processteknik att åtföljas av en övergång till en ny transistorarkitektur. I Samsung-termer kommer dessa till exempel att vara MBCFET (Multi Bridge Channel FET) transistorer, där transistorkanalen kommer att se ut som flera kanaler placerade ovanför varandra i form av nanopage, omgivna på alla sidor av en grind (för mer information) , ser ).
Enligt utvecklare från det belgiska centret Imec är detta en progressiv, men inte idealisk, transistorstruktur som använder vertikala FinFET-grindar. Idealisk för tekniska processer med elementskalor mindre än 3 nm , som föreslogs av belgierna.
Imec har utvecklat en transistor med delade sidor eller Forksheet. Dessa är samma vertikala nanopage som transistorkanaler, men åtskilda av ett vertikalt dielektrikum. På ena sidan av dielektrikumet skapas en transistor med en n-kanal, på den andra med en p-kanal. Och båda är omgivna av en gemensam slutare i form av en vertikal ribba.
Att minska avståndet på chipet mellan transistorer med olika konduktiviteter är en annan stor utmaning för ytterligare processnedskalning. TCAD-simuleringar bekräftade att transistorn med delad sida skulle ge en 20-procentig minskning av formytan. Generellt sett kommer den nya transistorarkitekturen att minska den vanliga logiska cellhöjden till 4,3 spår. Cellen kommer att bli enklare, vilket även gäller tillverkningen av SRAM-minnescellen.
En enkel övergång från en nanopage-transistor till en delad nanopage-transistor ger en 10% ökning av prestanda samtidigt som förbrukningen bibehålls, eller en 24% minskning av förbrukningen utan att öka prestandan. Simuleringar för 2nm-processen visade att en SRAM-cell som använder separerade nanopage skulle ge en kombinerad areaminskning och prestandaförbättring på upp till 30 % med p- och n-övergångsavstånd upp till 8 nm.
Källa: 3dnews.ru