I ljuset av den annalkande barriären inom chipproduktion, som är omöjligheten av ytterligare nedskalning av tekniska processer, kommer flerchipsförpackningar av kristaller i förgrunden. Prestandan hos framtida processorer kommer att mätas av komplexiteten, eller ännu bättre, komplexiteten i lösningarna. Ju fler funktioner som tilldelas ett litet processorchip, desto kraftfullare och effektivare blir hela plattformen. I det här fallet kommer själva processorn att vara en plattform av en massa heterogena kristaller sammankopplade med en höghastighetsbuss, vilket inte kommer att vara sämre (i termer av hastighet och förbrukning) än om det vore en monolitisk kristall. Processorn kommer med andra ord att bli både ett moderkort och en uppsättning expansionskort, inklusive minne, kringutrustning och så vidare.
Intel har redan demonstrerat implementeringen av två proprietära teknologier för rumslig förpackning av olika kristaller i ett paket. Dessa är EMIB och . Den första är brygggränssnitt inbyggda i "monterings"-substratet för horisontellt arrangemang av kristaller, och det andra är ett tredimensionellt eller staplat arrangemang av kristaller som bland annat använder TSV:er genom vertikala metalliseringskanaler. Med hjälp av EMIB-teknik producerar företaget Stratix X generation FPGA och Kaby Lake G hybridprocessorer, och Foveros teknologi kommer att implementeras i kommersiella produkter under andra halvan av detta år. Till exempel kommer den att användas för att producera Lakefield laptop-processorer.
Naturligtvis kommer inte Intel att stanna där och kommer att fortsätta att aktivt utveckla teknologier för progressiva chipförpackningar. Konkurrenter gör samma sak. Hur , och Samsung utvecklar teknologier för rumslig arrangemang av kristaller (chiplets) och har för avsikt att fortsätta att dra täcket av nya möjligheter över sig.
Nyligen, på SEMICON West-konferensen, Intel igen att dess teknologier för flerchipsförpackningar utvecklas i god takt. Evenemanget presenterade tre tekniker, vars implementering kommer att ske inom en snar framtid. Det måste sägas att alla tre teknologierna inte kommer att bli industristandarder. Intel behåller all utveckling för sig själv och kommer endast att tillhandahålla dem till kunder för kontraktstillverkning.
Den första av tre nya teknologier för rumslig förpackning av chiplets är Co-EMIB. Detta är en kombination av lågkostnadsteknik för EMIB-brygggränssnitt med Foveros-chiplets. Foveros flerchipsstackdesigner kan kopplas samman med horisontella EMIB-länkar till komplexa system utan att offra genomströmning eller prestanda. Intel hävdar att latensen och genomströmningen för alla flerskiktsgränssnitt inte kommer att vara sämre än i ett monolitiskt chip. Faktum är att på grund av den extrema densiteten av heterogena kristaller kommer den totala prestandan och energieffektiviteten för lösningen och gränssnitten att vara ännu högre än i fallet med en monolitisk lösning.
För första gången kunde Co-EMIB-teknik användas för att producera Intel hybridprocessorer för Aurora superdator, som förväntas levereras i slutet av 2021 (ett gemensamt projekt mellan Intel och Cray). Prototypprocessorn visades på SEMICON West som en stack av 18 små matriser på en stor form (Foveros), varav ett par var sammankopplade horisontellt med en EMIB-interconnect.
Den andra av Intels tre nya förpackningsteknologier för spatial chip kallas Omni-Directional Interconnect (ODI). Denna teknik är inget annat än användningen av EMIB- och Foveros-gränssnitt för horisontell och vertikal elektrisk anslutning av kristaller. Det som gjorde ODI till en separat post var det faktum att företaget implementerade strömförsörjning för chiplets i stacken med hjälp av vertikala TSV-anslutningar. Detta tillvägagångssätt kommer att göra det möjligt att effektivt distribuera mat. Samtidigt reduceras resistansen för 70-μm TSV-kanaler för strömförsörjning avsevärt, vilket kommer att minska antalet kanaler som krävs för att leverera ström och frigöra område på chipet för transistorer (till exempel).
Slutligen kallade Intel chip-till-chip-gränssnittet MDIO för den tredje tekniken för rumslig förpackning. Detta är Advanced Interface Bus (AIB) i form av ett fysiskt lager för signalutbyte mellan chips. Strängt taget är detta den andra generationen av AIB-bussen, som Intel utvecklar för DARPA. Den första generationen av AIB introducerades 2017 med möjligheten att överföra data över varje kontakt med en hastighet av 2 Gbit/s. MDIO-bussen kommer att tillhandahålla utbyte med en hastighet av 5,4 Gbit/s. Denna länk kommer att bli en konkurrent till TSMC LIPINCON-bussen. LIPINCON-överföringshastigheten är högre - 8 Gbit/s, men Intel MDIO har en högre GB/s-densitet per millimeter: 200 mot 67, så Intel hävdar en utveckling som inte är sämre än konkurrentens.
Källa: 3dnews.ru