Kama tunavyojua, mpito kwa teknolojia ya mchakato wa 3 nm itaambatana na mpito kwa usanifu mpya wa transistor. Kwa maneno ya Samsung, kwa mfano, hizi zitakuwa transistors za MBCFET (Multi Bridge Channel FET), ambayo chaneli ya transistor itaonekana kama chaneli kadhaa ziko juu ya kila mmoja kwa namna ya nanopages, zimezungukwa pande zote na lango (kwa maelezo zaidi. , tazama ).
Kulingana na watengenezaji kutoka kituo cha Ubelgiji Imec, huu ni muundo unaoendelea, lakini sio bora, wa transistor kwa kutumia milango ya wima ya FinFET. Inafaa kwa michakato ya kiteknolojia na mizani ya kipengele chini ya 3 nm , ambayo ilipendekezwa na Wabelgiji.
Imec imeunda transistor yenye kurasa zilizogawanyika au Forksheet. Hizi ni nanopages za wima sawa na njia za transistor, lakini zimetenganishwa na dielectri ya wima. Kwa upande mmoja wa dielectric, transistor yenye n-channel huundwa, kwa upande mwingine, na p-channel. Na wote wawili wamezungukwa na shutter ya kawaida kwa namna ya ubavu wima.
Kupunguza umbali wa on-chip kati ya transistors na conductivities tofauti ni changamoto nyingine kubwa kwa mchakato zaidi downscaling. Uigaji wa TCAD ulithibitisha kuwa transistor ya ukurasa-mgawanyiko itatoa punguzo la asilimia 20 katika eneo la kufa. Kwa ujumla, usanifu mpya wa transistor utapunguza urefu wa seli ya mantiki hadi nyimbo 4,3. Kiini kitakuwa rahisi, ambayo inatumika pia kwa utengenezaji wa seli ya kumbukumbu ya SRAM.
Mpito rahisi kutoka kwa transistor ya nanopage hadi transistor ya nanopage iliyogawanyika itatoa ongezeko la 10% katika utendaji wakati wa kudumisha matumizi, au kupunguza 24% ya matumizi bila kuongeza utendaji. Uigaji wa mchakato wa 2nm ulionyesha kuwa seli ya SRAM inayotumia nanopages zilizotenganishwa itatoa upunguzaji wa eneo kwa pamoja na uboreshaji wa utendakazi wa hadi 30% na nafasi ya p- na n-junction hadi nm 8.
Chanzo: 3dnews.ru