Mradi wa VeriGPU hutengeneza GPU wazi katika lugha ya Verilog

Mradi wa VeriGPU unalenga kuunda GPU wazi iliyotengenezwa katika lugha ya Verilog kwa ajili ya kuelezea na kuiga mifumo ya kielektroniki. Hapo awali, mradi huo unatengenezwa kwa kutumia simulator ya Verilog, lakini mara tu kukamilika inaweza kutumika kwa ajili ya uzalishaji wa chips halisi. Maendeleo ya mradi huo yanasambazwa chini ya leseni ya MIT.

VeriGPU imewekwa kama kichakataji mahususi cha programu (ASIC) kilichoboreshwa kwa ajili ya kuharakisha hesabu zinazohusiana na mifumo ya kujifunza ya mashine. Mipango ni pamoja na uoanifu na mfumo wa kujifunza kwa kina wa mashine ya PyTorch na uwezo wa kutengeneza programu za VeriGPU kwa kutumia API ya HIP (Heterogeneous-Compute Interface). Katika siku zijazo, inawezekana kuongeza usaidizi kwa API zingine, kama vile SYCL na NVIDIA CUDA.

GPU inabadilika kutoka kwa seti ya maagizo ya RISC-V, lakini usanifu wa ndani unaotokana wa seti ya maagizo ya GPU ni dhaifu sambamba na RISC-V ISA, kwani katika hali ambapo muundo wa GPU hauingii katika uwakilishi wa RISC-V, ni. haijakusudiwa kudumisha utangamano wa RISC-V . Ukuzaji unazingatia uwezo unaohitajika kwa mifumo ya kujifunza kwa mashine, kwa hivyo ili kupunguza ukubwa na utata wa matrix ya chip, hutumia tu umbizo la sehemu ya kuelea ya BF16 na shughuli za sehemu zinazoelea pekee zinazohitajika kujifunza mashine, kama vile exp, log, tanh na sqrt, zinapatikana.

Miongoni mwa vipengee vilivyo tayari ni pamoja na kidhibiti cha GPU, APU (Kitengo cha Uchakataji Ulioharakishwa) kwa shughuli kamili (“+”,”-“,”/,”,”*”), na kitengo cha uendeshaji wa sehemu zinazoelea (“+,” ,”*”) na kizuizi cha matawi. Ili kuunda programu, kikusanyaji na usaidizi wa kuunda nambari ya C++ kulingana na LLVM hutolewa. Miongoni mwa uwezo uliopangwa, utekelezaji sambamba wa maagizo, uhifadhi wa data na kumbukumbu ya maelekezo, na shughuli za SIMT (Single instruction multiple thread) zinaonyeshwa.

Chanzo: opennet.ru