Vortex 3.0 ซึ่งเป็น GPGPU โอเพ่นซอร์สที่ใช้สถาปัตยกรรม RISC-V ได้รับการเผยแพร่แล้ว

โครงการ Vortex 3.0 ซึ่งพัฒนา GPGPU แบบโอเพนซอร์สบนพื้นฐานของสถาปัตยกรรมชุดคำสั่ง RISC-V และออกแบบมาสำหรับการประมวลผลแบบขนานโดยใช้ API OpenCL และโมเดลการทำงาน SIMT (Single Instruction, Multiple Threads) พร้อมใช้งานแล้ว โครงการนี้ยังสามารถใช้สำหรับการวิจัยกราฟิก 3 มิติและการพัฒนาสถาปัตยกรรม GPU ใหม่ได้อีกด้วย แผนผังวงจร คำอธิบายบล็อกฮาร์ดแวร์ใน Verilog โปรแกรมจำลอง ไดรเวอร์ และเอกสารการออกแบบที่เกี่ยวข้องทั้งหมดเผยแพร่ภายใต้ใบอนุญาต Apache 2.0

GPGPU ใช้สถาปัตยกรรมชุดคำสั่ง RISC-V มาตรฐาน โดยเพิ่มคำสั่งเพิ่มเติมเพื่อรองรับคุณสมบัติของ GPU และการจัดการเธรด การเปลี่ยนแปลงสถาปัตยกรรมชุดคำสั่ง RISC-V นั้นมีน้อยที่สุด และใช้คำสั่งเวกเตอร์ที่มีอยู่แล้วเมื่อใดก็ตามที่เป็นไปได้ คำสั่งเพิ่มเติมประกอบด้วย: "tex" สำหรับเร่งความเร็วในการประมวลผลพื้นผิว; vx_rast สำหรับควบคุมการแรสเตอร์ไรเซชัน; vx_rop สำหรับการประมวลผลแฟรกเมนต์ ความลึก และความโปร่งใส; vx_imadd สำหรับการดำเนินการคูณและบวก; vx_wspawn, vx_split, vx_join, vx_tmc และ vx_bar สำหรับการเปิดใช้งานกลุ่มเธรด (wavefronts) ที่ทำงานแบบขนานโดย SIMD Engine

GPGPU ที่กำลังพัฒนาอยู่นี้รองรับสถาปัตยกรรมชุดคำสั่ง RISC-V RV32IMF และ RV64IMAFD แบบ 32 และ 64 บิต และสามารถรวมหน่วยความจำร่วม (shared memory), แคช L1, L2 และ L3 (ตัวเลือกเสริม) และจำนวนคอร์, วาร์ป และเธรดที่กำหนดค่าได้ แต่ละคอร์ยังสามารถรวมจำนวน ALU, FPU, LSU และ SFU ที่กำหนดค่าได้ สามารถใช้ FPGA ของ Xilinx และ Altera สำหรับการสร้างต้นแบบ และสามารถใช้ Verilator (โปรแกรมจำลอง Verilog), RTLSIM (โปรแกรมจำลอง RTL) และ SimX (โปรแกรมจำลองซอฟต์แวร์) สำหรับการจำลองชิป

สำหรับการพัฒนาแอปพลิเคชัน มีชุดเครื่องมือให้เลือกใช้ ซึ่งรวมถึง PoCL (คอมไพเลอร์และรันไทม์ OpenCL) เวอร์ชันที่ปรับให้เข้ากับ Vortex, LLVM/Clang, GCC และ Binutils โครงการนี้รองรับข้อกำหนด OpenCL 1.2 และดำเนินการสนับสนุนการแสดงผลระดับกลาง SPIR-V ของเชเดอร์ผ่านการแปลงเป็น OpenCL

การเปลี่ยนแปลงใน Vortex 3.0 ประกอบด้วย:

• มีการเพิ่มส่วนประกอบกราฟิกฮาร์ดแวร์ ซึ่งรวมถึงบล็อกสำหรับการแรสเตอร์ไรเซชัน การแมปพื้นผิว และการรวมเอาต์พุต (OM) ไดรเวอร์ Vulkan ชื่อ vortexpipe ได้รับการพัฒนาสำหรับ Mesa โดยอิงจากส่วนประกอบกราฟิกที่นำมาใช้งานและซอฟต์แวร์แรสเตอร์ไรเซอร์ lavapipe
• ความสามารถของ Tensor Core ซึ่งออกแบบมาเพื่อเร่งความเร็วในการประมวลผลโมเดลการเรียนรู้ของเครื่อง ได้รับการขยายเพิ่มเติม โดยเพิ่มการรองรับความเบาบางเชิงโครงสร้างสำหรับการบีบอัดเมทริกซ์น้ำหนัก
• การดำเนินการ WGMMA (warpgroup-level matrix multiplication) ได้ถูกนำมาใช้สำหรับการคูณเมทริกซ์ในโหมดอะซิงโครนัส
• เพิ่มกลไก DXA (Data Transfer Acceleration) เพื่อเร่งความเร็วในการถ่ายโอนข้อมูลจากหน่วยความจำส่วนกลางไปยังหน่วยความจำภายใน
• มีการนำสถาปัตยกรรมใหม่มาใช้โดยอิงจากตัวประมวลผลคำสั่ง (CP) และตัวจัดตารางเวลาฮาร์ดแวร์ของคอร์ประมวลผล (KMU - Kernel Management Unit) ซึ่งช่วยให้สามารถส่งเธรดการประมวลผลไปยังฝั่งชิปได้
• มีการเสนอไลบรารีรันไทม์ใหม่ที่ทำงานในโหมดไม่บล็อกและให้แนวคิดเชิงนามธรรมที่แปลงเป็นคำสั่งฮาร์ดแวร์ที่ดำเนินการแบบอะซิงโครนัส รองรับคิว เหตุการณ์ โมดูล และการซิงโครไนซ์โดยใช้ตัวกั้นแบบอะซิงโครนัสที่มีความหมายแบบ arrive/wait/event
• เพิ่มการรองรับคำสั่งย่อ RISC-V (RVC)
• ได้มีการนำระบบฮาร์ดแวร์มาใช้เพื่อรองรับการดำเนินการแบบอะตอมิก (Hardware Atomics) แล้ว
• หน่วยประมวลผลทศนิยม (FPU) ได้รับการออกแบบใหม่ทั้งหมด และมีการนำบล็อกตัวคูณใหม่ (Wallace-tree, Folded-radix) และบล็อกตัวบวกใหม่ (Kogge-Stone) เข้ามาใช้
• เพิ่มสแต็กหน่วยความจำเสมือนโดยอิงตามหน่วยจัดการหน่วยความจำ (MMU) ซึ่งรองรับสถาปัตยกรรมแอดเดรสเสมือน SV32 แบบ 32 บิต
• รองรับส่วนขยาย RISC-V Zicond พร้อมการใช้งานการดำเนินการแบบมีเงื่อนไข
• การควบคุมจังหวะสัญญาณนาฬิกาแบบบูรณาการ
• การรองรับภาษา HIP (Heterogeneous Interface for Portability) ได้ถูกนำมาใช้ผ่านเฟรมเวิร์ก chipStar ซึ่งทำหน้าที่แปลง HIP เป็น SPIR-V
• มีการบูรณาการอย่างสมบูรณ์กับโปรแกรมจำลอง GEM5 แล้ว และได้เพิ่มการสนับสนุนโปรแกรมจำลอง SimX บนสถาปัตยกรรม TLM (Transaction-Level Modeling) แล้ว
• เพิ่มการรองรับชุดเครื่องมือ Synopsys และ Yosys สำหรับการสังเคราะห์ลอจิกสำหรับการผลิตชิป รวมถึงการรองรับการใช้ไลบรารีองค์ประกอบมาตรฐาน ASAP7 (7nm), SAED14 (14nm) และ NanGate (15nm)
• ชุดเครื่องมืออ้างอิงได้รับการอัปเดตเป็น LLVM 20 และ POCL 7.0 แล้ว

ที่มา: opennet.ru