ดังที่เราทราบ การเปลี่ยนไปใช้เทคโนโลยีการผลิต 3 นาโนเมตรจะมาพร้อมกับการเปลี่ยนไปใช้สถาปัตยกรรมทรานซิสเตอร์ใหม่ ในแง่ของ Samsung สิ่งเหล่านี้จะเป็นทรานซิสเตอร์ MBCFET (Multi Bridge Channel FET) ซึ่งช่องทรานซิสเตอร์จะมีลักษณะเหมือนหลายช่องสัญญาณที่อยู่เหนือกันในรูปแบบของนาโนเพจที่ล้อมรอบด้วยประตูทุกด้าน (สำหรับรายละเอียดเพิ่มเติม , ดู ).
ตามที่นักพัฒนาจาก Imec ศูนย์กลางของเบลเยียม กล่าวว่านี่คือโครงสร้างทรานซิสเตอร์ที่ก้าวหน้า แต่ไม่เหมาะ โดยใช้ประตู FinFET แนวตั้ง เหมาะสำหรับกระบวนการทางเทคโนโลยีที่มีขนาดองค์ประกอบน้อยกว่า 3 นาโนเมตร ซึ่งเสนอโดยชาวเบลเยียม
Imec ได้พัฒนาทรานซิสเตอร์ที่มีหน้าแยกหรือ Forksheet เหล่านี้เป็นนาโนเพจแนวตั้งแบบเดียวกับช่องทรานซิสเตอร์ แต่คั่นด้วยอิเล็กทริกในแนวตั้ง ที่ด้านหนึ่งของอิเล็กทริกจะมีการสร้างทรานซิสเตอร์ที่มี n-channel และอีกด้านหนึ่งมี p-channel และทั้งสองถูกล้อมรอบด้วยชัตเตอร์ทั่วไปในรูปแบบของซี่โครงแนวตั้ง
การลดระยะห่างบนชิประหว่างทรานซิสเตอร์ที่มีค่าการนำไฟฟ้าต่างกันถือเป็นความท้าทายที่สำคัญอีกประการหนึ่งสำหรับการลดขนาดกระบวนการต่อไป การจำลอง TCAD ยืนยันว่าทรานซิสเตอร์แบบแยกหน้าจะช่วยลดพื้นที่ดายลง 20 เปอร์เซ็นต์ โดยทั่วไป สถาปัตยกรรมทรานซิสเตอร์ใหม่จะลดความสูงของเซลล์ลอจิกมาตรฐานลงเหลือ 4,3 แทร็ก เซลล์จะง่ายขึ้น ซึ่งใช้กับการผลิตเซลล์หน่วยความจำ SRAM ด้วย
การเปลี่ยนจากทรานซิสเตอร์นาโนเพจไปเป็นทรานซิสเตอร์นาโนเพจแบบแยกอย่างง่ายๆ จะทำให้ประสิทธิภาพเพิ่มขึ้น 10% ด้วยการสิ้นเปลืองเท่าเดิม หรือลดลง 24% โดยไม่ทำให้ประสิทธิภาพเพิ่มขึ้น การจำลองสำหรับกระบวนการ 2 นาโนเมตรแสดงให้เห็นว่าเซลล์ SRAM ที่ใช้นาโนเพจที่แยกจากกันจะช่วยลดพื้นที่รวมและปรับปรุงประสิทธิภาพได้สูงสุดถึง 30% โดยมีระยะห่างระหว่างทางแยก p และ n สูงถึง 8 นาโนเมตร
ที่มา: 3dnews.ru