Tulad ng alam natin, ang paglipat sa isang 3 nm na teknolohiya ng proseso ay sasamahan ng isang paglipat sa isang bagong arkitektura ng transistor. Sa mga termino ng Samsung, halimbawa, ito ay magiging mga transistor ng MBCFET (Multi Bridge Channel FET), kung saan ang channel ng transistor ay magmumukhang ilang mga channel na matatagpuan sa itaas ng bawat isa sa anyo ng mga nanopage, na napapalibutan sa lahat ng panig ng isang gate (para sa higit pang mga detalye , tingnan mo ).
Ayon sa mga developer mula sa Belgian center Imec, ito ay isang progresibo, ngunit hindi perpekto, transistor structure gamit ang mga vertical na FinFET gate. Tamang-tama para sa mga teknolohikal na proseso na may mga kaliskis ng elemento na mas mababa sa 3 nm , na iminungkahi ng mga Belgian.
Nakabuo si Imec ng transistor na may mga split page o Forksheet. Ang mga ito ay ang parehong mga vertical nanopage bilang transistor channel, ngunit pinaghihiwalay ng isang vertical dielectric. Sa isang bahagi ng dielectric, isang transistor na may n-channel ay nilikha, sa kabilang banda, na may isang p-channel. At pareho sila ay napapalibutan ng isang karaniwang shutter sa anyo ng isang vertical rib.
Ang pagbabawas ng on-chip na distansya sa pagitan ng mga transistor na may iba't ibang conductivity ay isa pang malaking hamon para sa karagdagang proseso ng downscaling. Kinumpirma ng mga simulation ng TCAD na ang split-page transistor ay magbibigay ng 20 porsiyentong pagbawas sa lugar ng mamatay. Sa pangkalahatan, babawasan ng bagong arkitektura ng transistor ang karaniwang logic cell height sa 4,3 na mga track. Ang cell ay magiging mas simple, na nalalapat din sa paggawa ng SRAM memory cell.
Ang isang simpleng paglipat mula sa isang nanopage transistor patungo sa isang split nanopage transistor ay magbibigay ng 10% na pagtaas sa pagganap habang pinapanatili ang pagkonsumo, o isang 24% na pagbawas sa pagkonsumo nang hindi nakakakuha ng pagganap. Ang mga simulation para sa proseso ng 2nm ay nagpakita na ang isang SRAM cell na gumagamit ng mga nakahiwalay na nanopage ay magbibigay ng pinagsamang pagbawas ng lugar at pagpapabuti ng pagganap na hanggang 30% na may p- at n-junction spacing hanggang 8 nm.
Pinagmulan: 3dnews.ru