Tulad ng alam mo, ang tagapangasiwa ng interface ng PCI Express, ang interindustrial group na PCI-SIG, ay nagmamadali upang makabawi sa mahabang pagkahuli sa iskedyul sa pagdadala sa merkado ng bagong bersyon ng PCI Express bus gamit ang mga pagtutukoy na bersyon 5.0. Ang huling bersyon ng mga detalye ng PCIe 5.0 ay naaprubahan nito
Ang mga pagtutukoy ay mga detalye, ngunit para sa praktikal na pagpapatupad ng bagong interface, ang gumaganang silicon at mga bloke ay kailangan para sa paglilisensya sa mga developer ng third-party na controller. Isa sa mga desisyong ito kahapon at ngayon sa isang kumperensya sa Taipei
Ang platform na ipinapakita sa Taiwan ay gumagamit ng pre-production chip ng Intel, Synopsys DesignWare controller at PCIe 5.0 physical layer ng kumpanya, na mabibili sa ilalim ng lisensya, pati na rin ang mga retimer mula sa Astera Labs. Ang mga retimer ay mga chip na nagpapanumbalik ng integridad ng mga pulso ng orasan sa pagkakaroon ng interference o sa kaganapan ng mahinang signal.
Gaya ng maiisip mo, habang tumataas ang bilis ng paghahatid ng data sa isang linya, bumababa ang integridad ng signal habang humahaba ang mga linya ng komunikasyon. Halimbawa, ayon sa mga pagtutukoy para sa linya ng PCIe 4.0, ang saklaw ng paghahatid nang hindi gumagamit ng mga konektor sa linya ay 30 cm lamang. Para sa linya ng PCIe 5.0, ang distansya na ito ay magiging mas maikli at kahit na sa ganoong distansya ay kinakailangan na isama retimer sa controller circuit. Nagawa ng Astera Labs na bumuo ng mga retimer na maaaring gumana pareho sa interface ng PCIe 4.0 at bilang bahagi ng interface ng PCIe 5.0, na ipinakita sa kumperensya.
Pinagmulan: 3dnews.ru