Tulad ng alam natin, noong Marso ng taong ito, sinimulan ng TSMC ang pilot production ng mga 5nm na produkto. Nangyari ito sa bagong planta ng Fab 18 sa Taiwan, para sa pagpapalabas ng mga 5nm na solusyon. Ang mass production gamit ang 5nm N5 na proseso ay inaasahan sa ikalawang quarter ng 2020. Sa pagtatapos ng parehong taon, ang produksyon ng mga chips batay sa produktibong 5nm process technology o N5P (performance) ay ilulunsad. Ang pagkakaroon ng prototype chips ay nagpapahintulot sa TSMC na suriin ang mga kakayahan ng hinaharap na mga semiconductors na ginawa batay sa bagong teknolohiya ng proseso, na tatalakayin ng kumpanya nang detalyado sa Disyembre. Pero may malalaman ka na mula sa mga abstract na isinumite ng TSMC para sa pagtatanghal sa IEDM 2019.
Bago linawin ang mga detalye, alalahanin natin ang nalalaman natin sa mga nakaraang pahayag mula sa TSMC. Kung ikukumpara sa prosesong 7nm, inaangkin na ang net performance ng 5nm chips ay tataas ng 15% o mababawasan ng 30% ang pagkonsumo kung mananatiling pareho ang performance. Ang proseso ng N5P ay magdaragdag ng isa pang 7% na produktibidad o 15% na matitipid sa pagkonsumo. Ang density ng mga elemento ng lohika ay tataas ng 1,8 beses. Magbabago ang SRAM cell scale sa pamamagitan ng isang factor na 0,75.
Sa paggawa ng 5nm chips, ang sukat ng paggamit ng mga EUV scanner ay aabot sa antas ng mature na produksyon. Ang istraktura ng transistor channel ay mababago, posibleng sa pamamagitan ng paggamit ng germanium kasama ng o sa halip na silikon. Titiyakin nito ang pagtaas ng kadaliang kumilos ng mga electron sa channel at pagtaas ng mga alon. Ang teknolohiya ng proseso ay nagbibigay ng ilang mga antas ng kontrol ng boltahe, ang pinakamataas na kung saan ay magbibigay ng 25% na pagtaas ng pagganap kumpara sa pareho sa teknolohiyang proseso ng 7 nm. Ang transistor power supply para sa mga interface ng I/O ay mula 1,5 V hanggang 1,2 V.
Sa paggawa ng mga through hole para sa metallization at para sa mga contact, gagamitin ang mga materyales na may mas mababang resistensya. Ang mga ultra-high-density capacitor ay gagawin gamit ang isang metal-dielectric-metal circuit, na magpapataas ng produktibidad ng 4%. Sa pangkalahatan, lilipat ang TSMC sa paggamit ng mga bagong low-K insulator. Ang isang bagong "tuyo" na proseso, ang Metal Reactive Ion Etching (RIE), ay lalabas sa silicon wafer processing circuit, na bahagyang papalitan ang tradisyonal na proseso ng Damascus gamit ang tanso (para sa mga metal contact na mas maliit sa 30 nm). Gayundin sa unang pagkakataon, isang layer ng graphene ang gagamitin upang lumikha ng hadlang sa pagitan ng mga copper conductor at ng semiconductor (upang maiwasan ang electromigration).
Mula sa mga dokumento para sa ulat ng Disyembre sa IEDM, maaari nating makuha na ang ilang mga parameter ng 5nm chips ay magiging mas mahusay. Kaya, ang density ng mga elemento ng lohika ay magiging mas mataas at maabot ang 1,84 beses. Ang SRAM cell ay magiging mas maliit din, na may lawak na 0,021 Β΅m2. Ang lahat ay maayos sa pagganap ng pang-eksperimentong silikon - isang 15% na pagtaas ang nakuha, pati na rin ang isang posibleng 30% na pagbawas sa pagkonsumo sa kaso ng pagyeyelo ng mga mataas na frequency.
Ang bagong teknolohiya ng proseso ay gagawing posible na pumili mula sa pitong mga halaga ng boltahe ng kontrol, na magdaragdag ng pagkakaiba-iba sa proseso ng pag-unlad at mga produkto, at ang paggamit ng mga scanner ng EUV ay tiyak na magpapasimple sa produksyon at gagawin itong mas mura. Ayon sa TSMC, ang paglipat sa mga scanner ng EUV ay nagbibigay ng 0,73x na pagpapabuti sa linear na resolusyon kumpara sa prosesong 7nm. Halimbawa, para makagawa ng pinaka-kritikal na layer ng metallization ng mga unang layer, sa halip na limang kumbensyonal na maskara, isang EUV mask lang ang kakailanganin at, nang naaayon, isang production cycle lang sa halip na lima. Sa pamamagitan ng paraan, bigyang-pansin kung gaano kalinis ang mga elemento sa chip kapag gumagamit ng projection ng EUV. Kagandahan, at iyon lang.
Pinagmulan: 3dnews.ru