Як відомо, у березні поточного року компанія TSMC приступила до досвідченого випуску 5-нм продукції. Це сталося на новому заводі Fab 18 на Тайвані, для випуску 5-нм рішень. Масове виробництво з використанням 5-нм техпроцесу N5 очікується у другому кварталі 2020 року. До кінця того ж року буде налагоджено випуск чіпів на основі продуктивного 5-нм техпроцесу або N5P (performance). Наявність досвідчених чіпів дозволяє TSMC оцінити можливості майбутніх напівпровідників, випущених з урахуванням нового техпроцесу, що компанія докладно розповість у грудні. Але дещо можна дізнатися вже із поданих TSMC реферативних заявок для виступу на IEDM 2019.
Перш ніж уточнити деталі, пригадаємо, що нам відомо із попередніх заяв TSMC. Стверджується, що в порівнянні з 7-нм техпроцесом чиста продуктивність 5-нм чіпів зросте на 15% або на 30% скоротиться споживання, якщо залишити продуктивність колишньої. Техпроцес N5P додасть ще 7% продуктивності або 15% економії споживання. Щільність розміщення логічних елементів зросте 1,8 разу. Масштаб осередку SRAM зміниться у 0,75 раза.
При виробництві 5-нм чіпів масштаб використання EUV-сканерів досягне рівня зрілого виробництва. Структура каналу транзистора буде змінена, можливо, рахунок використання германію разом чи замість кремнію. Це забезпечить зростання мобільності електронів у каналі і зростання струмів. У техпроцесі передбачено кілька рівнів керуючих напруги, найвищий у тому числі дасть приріст продуктивності на 25 % проти аналогічним в 7-нм техпроцесі. Живлення транзисторів для інтерфейсів введення/виводу лежатиме в межах від 1,5 до 1,2 В.
При виробництві наскрізних отворів металізації та контактів будуть використовуватися матеріали з ще меншим опором. Для виготовлення надвисокоплотних конденсаторів використовуватиметься схема метал-діелектрик-метал, що підвищить продуктивність на 4 %. У випадку TSMC перейде використання нових low-K-изоляторов. У схемі обробки кремнієвих пластин з'явиться новий сухий процес Metal Reactive Ion Etching (RIE), який частково замінить традиційний дамаський з використанням міді (для металевих контактів розміром менше 30 нм). Також вперше для створення бар'єру між мідними провідниками та напівпровідником буде використовуватися шар графену (для запобігання електроміграції).
З документів для грудневої доповіді на IEDM ми можемо почерпнути, що ряд параметрів 5-нм чіпів виявиться навіть кращим. Так, щільність розміщення логічних елементів буде вищою і досягне 1,84 крат. Також виявиться менший осередок SRAM, площа якого складе 0,021 мкм2. З продуктивністю дослідного кремнію все гаразд – отримано 15-відсотковий приріст, як і можливе 30-відсоткове зниження споживання у разі заморожування верхніх частот.
Новий техпроцес дасть можливість вибирати із семи значень керуючих напруг, що внесе різноманітність у процес розробки та в продукцію, а використання сканерів EUV безперечно спростить виробництво і зробить її дешевше. За даними TSMC, перехід на EUV-сканери забезпечує покращення лінійного дозволу в 0,73 рази порівняно з 7-нм техпроцесом. Наприклад, для виготовлення найбільш критичних шарів металізації перших шарів замість п'яти звичайних масок знадобиться лише одна EUV-маска і, відповідно, лише один технологічний цикл замість п'яти. До речі, зверніть увагу, наскільки акуратними є елементи на кристалі при використанні EUV-проекції. Краса, та й годі.
Джерело: 3dnews.ru