Як ми знаємо, перехід на техпроцес із нормами 3 нм супроводжуватиметься переходом на нову архітектуру транзистора. У термінах компанії Samsung, наприклад, це будуть транзистори MBCFET (Multi Bridge Channel FET), у яких транзисторний канал буде виглядати як кілька розташованих один над одним каналів у вигляді наносторінок, оточених з усіх боків затвором (докладніше див. ).
На думку розробників з бельгійського центру Imec, це прогресивна, але не ідеальна структура транзистора з використанням вертикальних затворів FinFET. Ідеальною для техпроцесів із масштабом елементів менше 3 нм буде , яку запропонували бельгійці
У Imec розробили транзистор із роздільними сторінками або Forksheet. Це самі вертикальні наносторінки як каналів транзисторів, але розділені вертикальним діелектриком. З одного боку діелектрика створюється транзистор з n-каналом, з іншого - з p-каналом. І обидва оточені загальним затвором у вигляді вертикального ребра.
Скоротити відстань на кристалі між транзисторами з різною провідністю ось ще один головний виклик для подальшого зниження масштабу технологічного процесу. Моделювання TCAD підтвердило, що транзистор із роздільними сторінками забезпечить 20-відсоткове зменшення площі кристала. Загалом нова архітектура транзистора знизить стандартну висоту логічного осередку до 4,3 треків. Осередок стане простіше, що також відноситься до виготовлення осередку пам'яті SRAM.
Простий перехід від наносторінкового транзистора до транзистора з роздільними наносторінками забезпечить зростання продуктивності на 10% зі збереженням споживання або скорочення споживання на 24% без приросту продуктивності. Моделювання для 2-нм техпроцесу показало, що осередок SRAM з використанням окремих наносторінок забезпечить комбіноване зменшення площі та підвищення продуктивності до 30% при рознесенні переходів p- і n- до 8 нм.
Джерело: 3dnews.ru