Мало хто знає, що процесорна архітектура ARC є однією з найпоширеніших архітектур поряд з ARM, MIPS і x86. Розроблена в 1980-х роках, архітектура ARC застосовується в різних мікроконтролерах для найширшого спектру високотехнологічної продукції, а щороку на основі ARC виробляється близько пристроїв.
Днями корпорація Synopsys анонсувала нове покоління 32- та 64-розрядних процесорних ядер ARC, які обіцяють збільшити продуктивність у порівнянні з попередниками втричі, а також дозволять будувати системи на кристалі з 12 ядрами. Таким чином, нові ядра дозволять Synopsys конкурувати з ARM на низці нових напрямків.
"Додатки на кшталт контролерів для твердотільних накопичувачів або мережевого обладнання, що вбудовуються, стають все більш складними, що вимагає значного збільшення продуктивності при обмеженому енергоспоживання і розмірі", - сказав Джон Кетер (John Koeter), старший віце-президент з маркетингу та стратегії в галузі інтелектуальної Synopsys. «З випуском нової архітектури ARCv3 та ядер ARC HS5x та HS6x розробники зможуть задовольнити зростаючі вимоги до продуктивності своїх SoC сьогодні та в майбутньому».
Нові сімейства процесорів Synopsys DesignWare ARC включають 32-розрядні ядра та 64-розрядні ядра . Свіжеанонсовані процесори призначені для широкого кола додатків, таких як контролери для твердотільних накопичувачів (SSD), мережеві контролери, автопілоти для транспортних засобів, інформаційно-розважальні системи для автомобілів та багато інших. Беручи до уваги зростаючі вимоги до обсягів оперативної пам'яті, 64-розрядні ARC HD6x дозволять створювати системи з 4,5 Пбайт DRAM, тоді як пристроям на базі ARC HD5x доведеться обмежитися меншими обсягами. Втім, реальні обсяги підтримуваної оперативної пам'яті швидше будуть продиктовані операційною системою, а видимі переваги 64-розрядних CPU — ширшим конвеєром і більшим файлом регістрів.
Що стосується архітектури DesignWare ARC HS5x і DesignWare ARC HS6x, то вони підтримують набір команд ARCv3, який може бути розширений інструкціями APEX (ARC Processor EXtensions), якщо комусь із клієнтів знадобиться щось специфічне. Крім того, ARC HS57D оснащується цифровим сигнальним процесором ARCv3DSP із підтримкою 150 команд. Нові ядра мають глибину конвеєра в 10 ступенів, можуть виконувати дві інструкції за такт, а також екіпіровані 128-розрядним модулем операцій із плаваючою комою. При цьому найбільш просунуті версії ядер підтримують кеш другого рівня (L2) розміром до 16 Мбайт.
Якщо говорити про продуктивність, то Synopsys заявляє про 3 DMIPS на МГц у цілих обчисленнях, а також 5,1 CoreMark на МГц, що дуже непогано для мініатюрних ядер з мінімальним енергоспоживанням. Так, 3 DMIPS на МГц це вище, ніж у досить потужних процесорів , тоді як 5,1 CoreMark на МГц – вище, ніж у будь-якого
|
Процесорні ядра Synopsys DesignWare ARC HS5x та HS6x |
|||||
| HS5x | HS6x | ||||
| HS56 | HS57D | HS58 | HS66 | HS68 | |
| Набір команд | ARCv3 | ||||
| Інструкції APEX | Підтримуються | ||||
| Розрядність | 32-розряду | 64-розряду | |||
| Інструкцій за такт | 2 | ||||
| Довжина конвеєра | 10 ступенів | ||||
| DSP | - | ARCv3DSP 150 інструкцій |
- | - | - |
| Точність FPU | FP16, FP32, FP64 | ||||
| Процесорний кластер | 12 ядер | ||||
| Прискорювачі на кластер | 16 прискорювачів | ||||
| L1 | Кеш інструкцій + Кеш даних | ||||
| L2 | - | - | 16 Мбайт | - | 16 Мбайт |
| Максимальний обсяг пам'яті | 64 Гбайт (залежить від ОС) | 4,5 Петабайт | |||
| Частота (на т/п 16FFC) | 1,8 ГГц | ||||
| DMIPS | 5400 DMIPS на ядро / 3 DMIPS на МГц | ||||
| CoreMark | 9180 CoreMark на ядро / 5,1 CoreMark на МГц | ||||
Однією з ключових особливостей нового сімейства DesignWare ARC HS5x та DesignWare ARC HS6x є можливість створювати системи на кристалі (system-on-chip, SoC) з 12 процесорними ядрами загального призначення та 16 спеціалізованими прискорювачами. Кожне ядро/прискорювач у такому процесорі працює на власній тактовій частоті та використовує власну підсистему живлення для максимізації енергоефективності. Поряд з новими ядрами Synopsys також пропонує внутрішньопроцесорне кеш-когерентне з'єднання зі швидкістю передачі даних 800 Гбайт/с.
Подібного роду SoC на базі архітектури ARC не дуже поширені сьогодні, але беручи до уваги перспективні процесори для систем автопілотування, зберігання даних, управління потоками даних, багатоядерність та різного роду прискорювачі будуть дуже доречними. Останнє дасть можливість Synopsys конкурувати з ядрами ARM за місце в SoC для вказаних програм, чого не траплялося досі. Так, ядрами DesignWare ARC HS5x та DesignWare ARC HS6x вже зацікавився виробник твердотільних накопичувачів Starblaze.
"Розробники високопродуктивних вбудовуваних рішень постійно стикаються з новими викликами у сфері досягнення високої продуктивності при використанні великих обсягів пам'яті та обмеженнями в галузі енергоспоживання та розмірів", - сказав Брюс Чен (Bruce Cheng), головний науковий співробітник Starblaze. "Можливості нових 32-розрядних процесорів ARC HS5x і 64-розрядних процесорів HS6x компанії Synopsys в галузі багатоядерності дозволять нам перейти на новий рівень ефективності енергоспоживання, який не пропонується іншими процесорами, представленими на ринку в даний час".
Synopsys почне пропонувати ядра ARC HS56, HS57D, HS58, HS66, HS68, а також мультипроцесорні версії HS56MP, HS57DMP, HS58MP, HS66MP, HS68MP, починаючи з третього кварталу 2020 року. Крім того, компанія запропонує пакет ARC MetaWare Development Toolkit для створення мікросхем на базі вказаних ядер, а також симулятор та верифікатор для перевірки працездатності SoC перед втіленням у кремнії. Що стосується підтримки з боку операційних систем, нові ядра будуть сумісні з низкою дистрибутивів Linux, Zephyr, а також різного роду фірмовими ОС.
Джерело: 3dnews.ru