جیسا کہ ہم جانتے ہیں، اس سال مارچ میں، TSMC نے 5nm مصنوعات کی پائلٹ پروڈکشن شروع کی۔ یہ تائیوان کے نئے فیب 18 پلانٹ میں ہوا، 5nm حل کی رہائی کے لیے۔ 5nm N5 عمل کا استعمال کرتے ہوئے بڑے پیمانے پر پیداوار 2020 کی دوسری سہ ماہی میں متوقع ہے۔ اسی سال کے آخر تک، پیداواری 5nm پروسیس ٹیکنالوجی یا N5P (کارکردگی) پر مبنی چپس کی پیداوار شروع کر دی جائے گی۔ پروٹوٹائپ چپس کی دستیابی TSMC کو نئی پراسیس ٹیکنالوجی پر مبنی مستقبل کے سیمی کنڈکٹرز کی صلاحیتوں کا جائزہ لینے کی اجازت دیتی ہے، جس کے بارے میں کمپنی دسمبر میں تفصیل سے بات کرے گی۔ لیکن آپ پہلے سے ہی کچھ تلاش کر سکتے ہیں TSMC کی طرف سے IEDM 2019 میں پیشکش کے لیے جمع کردہ خلاصوں سے۔
تفصیلات کو واضح کرنے سے پہلے، آئیے یاد رکھیں کہ ہم TSMC کے پچھلے بیانات سے کیا جانتے ہیں۔ 7nm عمل کے مقابلے میں، یہ دعویٰ کیا جاتا ہے کہ 5nm چپس کی خالص کارکردگی میں 15% اضافہ ہو جائے گا یا کارکردگی یکساں رہنے کی صورت میں کھپت میں 30% تک کمی واقع ہو گی۔ N5P عمل مزید 7% پیداواری یا کھپت میں 15% بچت کا اضافہ کرے گا۔ منطقی عناصر کی کثافت 1,8 گنا بڑھ جائے گی۔ SRAM سیل پیمانہ 0,75 کے فیکٹر سے بدل جائے گا۔
5nm چپس کی تیاری میں، EUV سکینرز کے استعمال کا پیمانہ بالغ پیداوار کی سطح تک پہنچ جائے گا۔ ٹرانزسٹر چینل کا ڈھانچہ تبدیل کیا جائے گا، ممکنہ طور پر سلیکون کے ساتھ یا اس کے بجائے جرمینیم کا استعمال کر کے۔ یہ چینل میں الیکٹران کی بڑھتی ہوئی نقل و حرکت اور کرنٹ میں اضافہ کو یقینی بنائے گا۔ پروسیس ٹیکنالوجی کئی کنٹرول وولٹیج لیولز فراہم کرتی ہے، جن میں سے سب سے زیادہ 25 nm پروسیس ٹیکنالوجی کے مقابلے میں 7% کارکردگی میں اضافہ فراہم کرے گی۔ I/O انٹرفیس کے لیے ٹرانسسٹر پاور سپلائی 1,5 V سے 1,2 V تک ہوگی۔
میٹالائزیشن اور رابطوں کے لئے سوراخ کے ذریعے کی تیاری میں، اس سے بھی کم مزاحمت کے ساتھ مواد استعمال کیا جائے گا. انتہائی اعلی کثافت والے کیپسیٹرز دھاتی ڈائی الیکٹرک میٹل سرکٹ کا استعمال کرتے ہوئے تیار کیے جائیں گے، جس سے پیداواری صلاحیت میں 4% اضافہ ہوگا۔ عام طور پر، TSMC نئے Low-K انسولیٹر استعمال کرنے پر سوئچ کرے گا۔ ایک نیا "خشک" عمل، میٹل ری ایکٹیو آئن ایچنگ (RIE)، سلکان ویفر پروسیسنگ سرکٹ میں ظاہر ہوگا، جو تانبے کے استعمال سے روایتی دمشق کے عمل کو جزوی طور پر بدل دے گا (30 nm سے چھوٹے دھاتی رابطوں کے لیے)۔ نیز پہلی بار، گرافین کی ایک تہہ کو تانبے کے کنڈکٹر اور سیمی کنڈکٹر کے درمیان رکاوٹ پیدا کرنے کے لیے استعمال کیا جائے گا (الیکٹرو مائگریشن کو روکنے کے لیے)۔
IEDM میں دسمبر کی رپورٹ کی دستاویزات سے، ہم یہ اندازہ لگا سکتے ہیں کہ 5nm چپس کے متعدد پیرامیٹرز اور بھی بہتر ہوں گے۔ اس طرح، منطقی عناصر کی کثافت زیادہ ہوگی اور 1,84 گنا تک پہنچ جائے گی۔ SRAM سیل بھی چھوٹا ہوگا، جس کا رقبہ 0,021 µm2 ہوگا۔ تجرباتی سلکان کی کارکردگی کے مطابق سب کچھ ترتیب میں ہے - 15% اضافہ حاصل کیا گیا، ساتھ ہی اعلی تعدد کے منجمد ہونے کی صورت میں کھپت میں 30% کی ممکنہ کمی۔
نئی پراسیس ٹیکنالوجی سات کنٹرول وولٹیج ویلیو میں سے انتخاب کو ممکن بنائے گی، جو ترقی کے عمل اور مصنوعات میں تنوع کا اضافہ کرے گی، اور EUV سکینرز کا استعمال یقینی طور پر پیداوار کو آسان بنائے گا اور اسے سستا بنائے گا۔ TSMC کے مطابق، EUV اسکینرز پر سوئچ کرنے سے 0,73nm عمل کے مقابلے لکیری ریزولوشن میں 7x بہتری آتی ہے۔ مثال کے طور پر، پہلی تہوں کی سب سے اہم میٹالائزیشن لیئرز تیار کرنے کے لیے، پانچ روایتی ماسک کے بجائے، صرف ایک EUV ماسک کی ضرورت ہوگی اور اس کے مطابق، پانچ کے بجائے صرف ایک پروڈکشن سائیکل۔ ویسے، اس بات پر توجہ دیں کہ EUV پروجیکشن استعمال کرتے وقت چپ پر موجود عناصر کتنے صاف ستھرا ہوتے ہیں۔ خوبصورتی، اور بس۔
ماخذ: 3dnews.ru