Như chúng ta đã biết, vào tháng 5 năm nay, TSMC đã bắt đầu sản xuất thử nghiệm các sản phẩm 18nm. Điều này đã xảy ra tại nhà máy Fab XNUMX mới ở Đài Loan, để phát hành các giải pháp 5nm. Dự kiến sản xuất hàng loạt sử dụng quy trình N5 5nm vào quý 2020 năm 5. Vào cuối năm đó, việc sản xuất chip dựa trên công nghệ xử lý 5 nm hiệu quả hoặc NXNUMXP (hiệu suất) sẽ được triển khai. Sự sẵn có của chip nguyên mẫu cho phép TSMC đánh giá khả năng của chất bán dẫn trong tương lai được sản xuất dựa trên công nghệ xử lý mới mà công ty sẽ nói chi tiết vào tháng XNUMX. Nhưng bạn đã có thể tìm ra điều gì đó từ các bản tóm tắt do TSMC gửi để trình bày tại IEDM 2019.
Trước khi đi vào chi tiết, chúng ta hãy nhớ lại những gì chúng ta biết từ những tuyên bố trước đây của TSMC. So với quy trình 7nm, người ta khẳng định rằng hiệu suất ròng của chip 5nm sẽ tăng 15% hoặc mức tiêu thụ sẽ giảm 30% nếu hiệu suất vẫn giữ nguyên. Quy trình N5P sẽ tăng thêm 7% năng suất hoặc tiết kiệm 15% lượng tiêu thụ. Mật độ của các phần tử logic sẽ tăng lên 1,8 lần. Thang đo ô SRAM sẽ thay đổi theo hệ số 0,75.
Trong quá trình sản xuất chip 5nm, quy mô sử dụng máy quét EUV sẽ đạt đến mức sản xuất trưởng thành. Cấu trúc kênh bán dẫn sẽ được thay đổi, có thể bằng cách sử dụng germanium cùng hoặc thay vì silicon. Điều này sẽ đảm bảo tăng tính di động của các electron trong kênh và tăng dòng điện. Quy trình kỹ thuật cung cấp một số mức điện áp điều khiển, mức cao nhất sẽ giúp hiệu suất tăng 25% so với cùng mức trong quy trình 7nm. Nguồn điện bóng bán dẫn cho giao diện I/O sẽ nằm trong khoảng từ 1,5 V đến 1,2 V.
Trong quá trình sản xuất các lỗ xuyên qua để kim loại hóa và làm các điểm tiếp xúc, các vật liệu có điện trở thậm chí còn thấp hơn sẽ được sử dụng. Các tụ điện mật độ cực cao sẽ được sản xuất bằng mạch kim loại-điện môi-kim loại, giúp tăng hiệu suất lên 4%. Nhìn chung, TSMC sẽ chuyển sang sử dụng chất cách điện có hàm lượng K thấp mới. Một quy trình “khô” mới, Metal Reactive Ion Etching (RIE), sẽ xuất hiện trong mạch xử lý wafer silicon, sẽ thay thế một phần quy trình Damascus truyền thống sử dụng đồng (đối với các điểm tiếp xúc kim loại nhỏ hơn 30 nm). Cũng lần đầu tiên, một lớp graphene sẽ được sử dụng để tạo ra rào cản giữa dây dẫn đồng và chất bán dẫn (để ngăn chặn hiện tượng điện di).
Từ các tài liệu cho báo cáo tháng 5 tại IEDM, chúng ta có thể biết được rằng một số thông số của chip 1,84nm sẽ còn tốt hơn nữa. Như vậy, mật độ các phần tử logic sẽ cao hơn và đạt tới 0,021 lần. Ô SRAM cũng sẽ nhỏ hơn, với diện tích 2 µm15. Mọi thứ đều phù hợp với hiệu suất của silicon thử nghiệm - mức tăng 30% đã đạt được, cũng như mức tiêu thụ có thể giảm XNUMX% trong trường hợp đóng băng tần số cao.
Công nghệ xử lý mới sẽ cho phép chọn từ bảy giá trị điện áp điều khiển, điều này sẽ làm tăng thêm sự đa dạng cho quy trình và sản phẩm phát triển, đồng thời việc sử dụng máy quét EUV chắc chắn sẽ đơn giản hóa việc sản xuất và làm cho nó rẻ hơn. Theo TSMC, việc chuyển sang máy quét EUV giúp cải thiện độ phân giải tuyến tính 0,73 lần so với quy trình 7nm. Ví dụ, để sản xuất các lớp kim loại hóa quan trọng nhất của các lớp đầu tiên, thay vì năm mặt nạ thông thường, sẽ chỉ cần một mặt nạ EUV và theo đó, chỉ một chu kỳ sản xuất thay vì năm. Nhân tiện, hãy chú ý xem các phần tử trên chip trông gọn gàng như thế nào khi sử dụng phép chiếu EUV. Vẻ đẹp, và chỉ thế thôi.
Nguồn: 3dnews.ru