Như chúng ta đã biết, việc chuyển đổi sang công nghệ xử lý 3 nm sẽ đi kèm với việc chuyển đổi sang kiến trúc bóng bán dẫn mới. Ví dụ, theo thuật ngữ của Samsung, đây sẽ là các bóng bán dẫn MBCFE (Multi Bridge Channel FET), trong đó kênh bóng bán dẫn sẽ trông giống như một số kênh nằm chồng lên nhau dưới dạng trang nano, được bao quanh ở tất cả các phía bởi một cổng (để biết thêm chi tiết , nhìn thấy ).
Theo các nhà phát triển từ trung tâm Imec của Bỉ, đây là cấu trúc bóng bán dẫn tiến bộ nhưng không lý tưởng sử dụng cổng FinFET dọc. Lý tưởng cho các quy trình công nghệ có quy mô phần tử nhỏ hơn 3 nm , do người Bỉ đề xuất.
Imec đã phát triển một bóng bán dẫn có tính năng chia trang hoặc Forksheet. Đây là những trang nano dọc giống như các kênh bóng bán dẫn, nhưng được ngăn cách bởi một lớp điện môi dọc. Ở một phía của chất điện môi, một bóng bán dẫn có kênh n được tạo ra, mặt khác có kênh p. Và cả hai đều được bao quanh bởi một cửa chớp chung có dạng sườn thẳng đứng.
Giảm khoảng cách trên chip giữa các bóng bán dẫn có độ dẫn khác nhau là một thách thức lớn khác đối với việc thu nhỏ quy mô quy trình hơn nữa. Các mô phỏng TCAD đã xác nhận rằng bóng bán dẫn phân trang sẽ giúp giảm 20% diện tích khuôn. Nhìn chung, kiến trúc bóng bán dẫn mới sẽ giảm chiều cao ô logic tiêu chuẩn xuống còn 4,3 rãnh. Ô này sẽ trở nên đơn giản hơn, điều này cũng áp dụng cho việc sản xuất ô nhớ SRAM.
Một quá trình chuyển đổi đơn giản từ bóng bán dẫn nanopage sang bóng bán dẫn nanopage tách rời sẽ giúp tăng hiệu suất 10% trong khi vẫn duy trì mức tiêu thụ hoặc giảm 24% mức tiêu thụ mà không đạt được hiệu suất. Mô phỏng cho quy trình 2nm cho thấy rằng một tế bào SRAM sử dụng các trang nano riêng biệt sẽ giúp giảm diện tích kết hợp và cải thiện hiệu suất lên tới 30% với khoảng cách tiếp giáp p và n lên đến 8 nm.
Nguồn: 3dnews.ru