Như bạn đã biết, người phụ trách giao diện PCI Express, tập đoàn liên ngành PCI-SIG, đang vội vàng bù đắp cho sự chậm trễ so với kế hoạch trong việc đưa ra thị trường phiên bản mới của bus PCI Express sử dụng thông số kỹ thuật phiên bản 5.0. Phiên bản cuối cùng của thông số kỹ thuật PCIe 5.0 đã được phê duyệt bởi cơ quan này và trong năm mới, các thiết bị hỗ trợ xe buýt cập nhật sẽ xuất hiện trên thị trường. Hãy để chúng tôi nhắc bạn rằng, so với PCIe 4.0, tốc độ truyền dọc theo đường PCIe 5.0 sẽ tăng gấp đôi lên 32 gigatransactions mỗi giây (32 GT/s).
Thông số kỹ thuật là thông số kỹ thuật, nhưng để triển khai thực tế giao diện mới, cần có silicon và khối hoạt động để cấp phép cho các nhà phát triển bộ điều khiển bên thứ ba. Một trong những quyết định ngày hôm qua và hôm nay tại hội nghị ở Đài Bắc các công ty Astera Labs, Synopsys và Intel. Người ta khẳng định rằng đây là giải pháp toàn diện đầu tiên hoàn toàn sẵn sàng để triển khai trong sản xuất và cấp phép.
Nền tảng được hiển thị ở Đài Loan sử dụng chip tiền sản xuất của Intel, bộ điều khiển Synopsys DesignWare và lớp vật lý PCIe 5.0 của công ty, có thể được mua theo giấy phép cũng như bộ định thời gian từ Astera Labs. Bộ hẹn giờ là các chip khôi phục tính toàn vẹn của xung đồng hồ khi có nhiễu hoặc trong trường hợp tín hiệu yếu.
Như bạn có thể tưởng tượng, khi tốc độ truyền dữ liệu trên một đường tăng lên, tính toàn vẹn của tín hiệu có xu hướng bằng 4.0 khi đường truyền kéo dài. Ví dụ, theo thông số kỹ thuật cho dòng PCIe 30, phạm vi truyền dẫn không sử dụng các đầu nối trên đường dây chỉ là 5.0 cm, đối với dòng PCIe 4.0, khoảng cách này sẽ còn ngắn hơn nữa và thậm chí ở khoảng cách như vậy cũng cần phải tính đến. bộ định thời gian trong mạch điều khiển. Astera Labs đã cố gắng phát triển các bộ định thời gian có thể hoạt động cả trong giao diện PCIe 5.0 và như một phần của giao diện PCIe XNUMX, điều này đã được trình diễn tại hội nghị.
Nguồn: 3dnews.ru