ARM 推出了其最新的处理器设计 Cortex-A77。 与去年的 Cortex-A76 一样，该内核专为智能手机和各种设备中的高端任务而设计。 其中，开发人员的目标是增加每个时钟执行的指令数 (IPC)。 时钟速度和功耗大约保持在 Cortex-A76 的水平。
目前，ARM的目标是快速提高其内核的性能。 根据其计划，从73年的Cortex-A2016开始到2020年的Hercules设计，该公司打算将CPU性能提高2,5倍。 从 16 nm 到 10 nm，再到 7 nm 的过渡已经可以提高时钟频率，并且根据 ARM 的估计，与 Cortex-A75 和 Cortex-A76 架构相结合，性能可提高 1,8 倍迄今为止已实现。 现在，由于 IPC 的增加，Cortex-A77 内核将允许在相同时钟频率下将性能再提高 20%。 也就是说，2,5年增长2020倍是相当现实的。
尽管IPC增加了20%，但ARM估计A77的功耗并没有增加。 这种情况下的权衡是，在相同处理标准下，A77 芯片面积比 A17 大约 76%。 因此，单个核心的成本将略有增加。 如果我们将 ARM 的成就与行业领先者进行比较，值得一提的是，AMD 在 Zen 2 中相对于 Zen+ 实现了 15% 的 IPC 提升，而 Intel 核心的 IPC 值多年来基本保持不变。
用于更改命令序列（乱序窗口大小）的执行窗口增加了 25%，达到 160 个单位，这使得内核可以提高计算的并行度。 即使 Cortex-A76 也有很大的分支目标缓冲区，而 Cortex-A77 又将其增加了 33%，达到 8 KB，这使得分支预测单元能够有效应对并行指令数量的增加。
更有趣的创新是全新的 1,5 KB 缓存，用于存储从解码模块返回的宏操作 (MOP)。 ARM 处理器架构将来自用户应用程序的指令解码为更小的宏操作，然后将它们分解为传递到执行核心的微操作。 MOP 缓存用于减少丢失分支和刷新的影响，因为宏操作现在存储在单独的块中并且不需要重新解码，从而提高了整体核心吞吐量。 在某些工作负载中，新块是对标准指令缓存的极其有用的补充。
第四个 ALU 块和第二个分支块已添加到执行核心。 第四个 ALU 通过启用单周期指令（例如 ADD 和 SUB）和推挽式整数运算（例如乘法），将处理器的整体吞吐量提高了 1,5 倍。 另外两个 ALU 只能处理基本的单周期指令，而最后一个块则加载更复杂的数学运算，例如除法、乘法累加等。执行核心内的第二个分支块使同时分支转换的数量加倍。核心可以处理工作，这在发送的六个命令中有两个与分支转换相关的情况下非常有用。 ARM 的内部测试表明使用第二个分支块具有性能优势。
其他内核更改包括添加第二个 AES 加密管道、增加内存带宽、改进的下一代数据预取引擎以提高能效，同时增加系统 DRAM 吞吐量、缓存优化等。
Cortex-A77 的整数和浮点运算的增益最大。 这得到了 ARM 内部 SPEC 基准测试的支持，该基准测试显示整数和浮点运算的性能分别提高了 20% 和 35%。 内存带宽改进大约在 15-20% 范围内。 总体而言，与上一代相比，A77 的优化和更改平均性能提高了 20%。 借助 7nm ULV 等更新的技术规范，我们可以在最终芯片中获得额外的优势。
ARM 开发的 Cortex-A77 以 4+4 big.LITTLE 组合（4 个强大的内核和 4 个简单的节能内核）工作。 但是，考虑到新架构面积的增加，很多厂商为了省钱，可以推出1+3+4或2+2+4的组合，这些组合已经在积极实践，其中只需要一两个核心即可是成熟的、未切割的A77。
来源： 3dnews.ru