众所周知，向 3 nm 工艺技术的过渡将伴随着向新晶体管架构的过渡。 例如，用三星的术语来说，这些将是 MBCFET（多桥通道 FET）晶体管，其中晶体管通道看起来像多个以纳米页形式彼此叠置的通道，四面都被栅极包围（了解更多详细信息） ， 看 ).
据比利时中心 Imec 的开发人员称，这是一种先进但并不理想的使用垂直 FinFET 栅极的晶体管结构。 非常适合元素尺寸小于 3 nm 的技术流程 ，这是由比利时人提出的。
Imec 开发了一种带有分页或 Forksheet 的晶体管。 这些是与晶体管通道相同的垂直纳米页，但由垂直电介质分隔。 在电介质的一侧，创建具有 n 沟道的晶体管，在另一侧创建具有 p 沟道的晶体管。 两者都被一个垂直肋形式的共同百叶窗包围。
减少具有不同电导率的晶体管之间的片上距离是进一步缩小工艺规模的另一个主要挑战。 TCAD 模拟证实，分页晶体管将使芯片面积减少 20%。 总体而言，新的晶体管架构将标准逻辑单元高度降低至4,3轨道。 单元将变得更简单，这也适用于SRAM存储单元的制造。
从纳米页晶体管到分离纳米页晶体管的简单转变将在保持功耗的同时将性能提高10%，或者在不提高性能的情况下将功耗降低24%。 2nm 工艺的模拟表明，使用分离纳米页的 SRAM 单元可将面积减少并提高性能高达 30%，p 结和 n 结间距高达 8 nm。
来源： 3dnews.ru