鉴于芯片生产即将面临的障碍，即技术工艺无法进一步缩小规模，晶体的多芯片封装正在脱颖而出。未来处理器的性能将通过复杂性来衡量，或者更好的是通过解决方案的复杂性来衡量。一个小型处理器芯片分配的功能越多，整个平台就会越强大、越高效。在这种情况下，处理器本身将是一个通过高速总线连接的大量异构晶体的平台，这不会比单片晶体差（在速度和功耗方面）。换句话说，处理器将既成为主板，又成为一组扩展卡，包括内存、外设等。
英特尔已经展示了两种专有技术的实施，用于将不同的晶体空间封装在一个封装中。这些是 EMIB 和 。第一个是内置于“安装”基板中的桥接口，用于水平排列晶体，第二个是使用垂直金属化通道 TSV 等进行三维或堆叠排列的晶体。该公司利用 EMIB 技术生产 Stratix X 一代 FPGA 和 Kaby Lake G 混合处理器，Foveros 技术将于今年下半年在商业产品中实现。例如，它将用于生产 Lakefield 笔记本电脑处理器。
当然，英特尔不会就此止步，还将继续积极开发渐进式芯片封装技术。竞争对手也在做同样的事情。如何 ，和三星正在开发晶体（小芯片）空间排列的技术，并打算继续为自己带来新的机遇。
近日，在SEMICON West大会上，Intel再次 其多芯片封装技术正在快速发展。此次活动展示了三项技术，这些技术将在不久的将来实施。必须指出的是，这三种技术都不会成为行业标准。英特尔保留所有开发成果，仅将其提供给客户进行合同制造。
用于小芯片空间封装的三种新技术中的第一种是 Co-EMIB。这是低成本 EMIB 桥接口技术与 Foveros 小芯片的组合。 Foveros 多芯片堆栈设计可以通过水平 EMIB 链路互连到复杂的系统中，而无需牺牲吞吐量或性能。英特尔声称所有多层接口的延迟和吞吐量不会比单片芯片差。事实上，由于异质晶体的极高密度，解决方案和界面的整体性能和能源效率将比整体解决方案更高。
Co-EMIB 技术首次可用于生产 Aurora 超级计算机的英特尔混合处理器，预计将于 2021 年底发货（英特尔和 Cray 的联合项目）。原型处理器在 SEMICON West 上展示为一个大芯片 (Foveros) 上堆叠了 18 个小芯片，其中一对通过 EMIB 互连水平连接。
英特尔三项新空间芯片封装技术中的第二项称为全向互连（ODI）。这项技术无非是利用EMIB和Foveros接口进行晶体的水平和垂直电气连接。 ODI 之所以成为一个独立的项目，是因为该公司使用垂直 TSV 连接为堆栈中的小芯片实现了供电。这种方法将使有效分配食物成为可能。同时，用于供电的70μm TSV通道的电阻显着降低，这将减少供电所需的通道数量，并释放芯片上用于晶体管的空间（例如）。
最后，英特尔将芯片间接口MDIO称为第三种空间封装技术。这是物理层形式的高级接口总线（AIB），用于芯片间信号交换。严格来说，这是第二代AIB总线，是Intel为DARPA开发的。第一代 AIB 于 2017 年推出，能够通过每个触点以 2 Gbit/s 的速度传输数据。 MDIO 总线将以 5,4 Gbit/s 的速度提供交换。该链路将成为 TSMC LIPINCON 总线的竞争对手。 LIPINCON 传输速度更高 - 8 Gbit/s，但 Intel MDIO 每毫米具有更高的 GB/s 密度：200 vs 67，因此英特尔声称其发展并不比其竞争对手差。
来源： 3dnews.ru