业界正在全速迈向下一代 PCI Express 接口的实际实施。这次是 5.0 版本，传输速率为每行每秒 32 千兆位事务。它在向 PCIe 4.0 总线过渡的过程中停滞了很长时间，以至于现在，在最终 PCIe 5.0 规范发布一年后，它正在寻求进入商业领域。为什么这么着急？支持者认为，如果处理器和加速器之间的带宽不加倍甚至更大扩展，人工智能和物联网的进一步发展就不可能。
不久前我们告诉您，Astera Labs、Synopsys 和 Intel 在台北举行的一次专门会议上 第一个全面的解决方案，为 PCIe 5.0 产品的发布做好准备。该演示使用了英特尔控制器、Synopsys 物理层和 Astera Labs 重定时器的“大杂烩”。由于著名公司 Rambus 的努力，从一名开发人员那里获得所有这些（显然，没有恢复信号完整性的重定时器）成为可能。
Rambus 不仅因其在专利法领域关于接口设计的争论而闻名，而且还因其内存控制器和数据总线的信号结构设计而闻名。最近兰布斯 用于创建每行带宽为 6 Gbit/s 的 GDDR18 内存控制器的可行解决方案。今天兰巴斯 针对PCIe 5.0接口产品发布的一套解决方案。
希望整体或单独购买该套件的用户可以立即获得该套件的许可，以便使用 PCI Express 5.0 总线集成到第三方产品中。该套件包括最近被 Rambus 收购的公司开发的 PCIe 5.0 控制器 以及 Rambus 自己的 PCIe 5.0 接口物理层 (PHY)。该套件保证了与之前 PCIe 规范的向后兼容性，并针对使用 7nm 工艺技术和 FinFET 晶体管作为 SoC 和控制器的一部分进行了生产优化。
Rambus 作为单一解决方案的所有者和供应商，保证为开发人员提供全面的支持，并承诺支持 PCIe 5.0 总线的产品以最快的速度上市。最后，Rambus 报告称，所提供的物理层完全兼容，可用于最新的处理器间接口 ，这是进入超级计算机领域的操作空间。
来源： 3dnews.ru