今天三星电子 关于半导体生产技术工艺开发的计划。该公司认为基于专利 MBCFET 晶体管的实验性 3 纳米芯片数字项目的创建是当前的主要成就。这些晶体管在垂直 FET 栅极中具有多个水平纳米页通道（多桥通道 FET）。
作为与 IBM 联盟的一部分，三星开发了一种略有不同的技术，用于生产沟道完全被栅极包围的晶体管（GAA 或 Gate-All-Around）。这些通道应该以纳米线的形式变薄。随后，三星放弃了这一方案，并为具有纳米页形式通道的晶体管结构申请了专利。这种结构允许您通过操纵页面（通道）数量和调整页面宽度来控制晶体管的特性。对于经典 FET 技术来说，这样的操作是不可能的。为了提高FinFET晶体管的功率，需要增加基板上FET鳍片的数量，而这需要面积。 MBCFET晶体管的特性可以在一个物理门内改变，为此您需要设置通道的宽度及其数量。
使用 GAA 工艺进行生产的原型芯片数字设计（流片）的可用性使三星能够确定 MBCFET 晶体管的能力极限。需要注意的是，这仍然是计算机建模数据，新的工艺流程只有在投入量产后才能最终判断。然而，有一个起点。该公司表示，从7nm工艺（显然是第一代）过渡到GAA工艺将使芯片面积减少45%，功耗减少50%。如果不吝惜消耗，生产率可以提高35%。此前，三星在转向 3nm 工艺时实现了成本节约和生产力提升 被逗号隔开。事实证明，要么是其中之一，要么是另一个。
该公司认为，为独立芯片开发商和无晶圆厂公司准备公共云平台是普及3纳米制程技术的重要点。三星没有隐藏生产服务器上的开发环境、项目验证和库。 SAFE（三星先进代工生态系统云）平台将向世界各地的设计人员开放。 SAFE云平台由亚马逊网络服务（AWS）、微软Azure等主要公有云服务参与创建。 Cadence 和 Synopsys 的设计系统开发人员在 SAFE 中提供了他们的设计工具。这有望使为三星工艺创建新解决方案变得更容易、更便宜。
回到三星的3nm工艺技术，我们补充一下，该公司推出了其芯片开发包的第一个版本——3nm GAE PDK Version 0.1。借助它的帮助，您现在就可以开始设计 3nm 解决方案，或者至少准备好在三星的这一工艺广泛普及时采用它。
三星宣布其未来计划如下。今年下半年，采用6nm工艺的芯片将启动量产。同时，4nm工艺技术的开发也将完成。首款采用 5nm 工艺的三星产品的开发将于今年秋季完成，并于明年上半年投入生产。此外，到今年年底，三星还将完成 18FDS 工艺技术（FD-SOI 晶圆上的 18 纳米）和 1 Gbit eMRAM 芯片的开发。从 7 nm 到 3 nm 的工艺技术将使用强度不断增强的 EUV 扫描仪，让每一纳米都变得有意义。再往下走，每走一步都需要战斗。
来源： 3dnews.ru