据了解，今年5月，台积电开始试产18nm产品。 这发生在台湾新的 Fab XNUMX 工厂， 发布5nm解决方案。 采用5nm N5工艺预计将于2020年第二季度量产。 同年底，将启动基于生产性5纳米工艺技术或N5P（性能）的芯片的生产。 原型芯片的推出使台积电能够评估基于新工艺技术生产的未来半导体的能力，该公司将在 XNUMX 月详细讨论这一问题。 但你已经可以发现一些东西 摘自台积电在 IEDM 2019 上提交的摘要。
在澄清细节之前，让我们记住从台积电之前的声明中了解到的信息。 相比7nm工艺，据称在性能不变的情况下，5nm芯片的净性能将提升15%，功耗将降低30%。 N5P 工艺将另外提高 7% 的生产率或节省 15% 的消耗。 逻辑元件的密度将增加1,8倍。 SRAM 单元尺寸将改变 0,75 倍。
在5nm芯片的生产中，EUV扫描仪的使用规模将达到成熟生产的水平。 晶体管沟道结构将被改变，可能通过使用锗与硅一起或代替硅。 这将确保通道中电子迁移率的增加和电流的增加。 该工艺技术提供了多种控制电压水平，与25 nm工艺技术中的相同电压水平相比，最高的控制电压水平将提供7%的性能提升。 I/O 接口的晶体管电源电压范围为 1,5 V 至 1,2 V。
在生产用于金属化和接触的通孔时，将使用电阻更低的材料。 超高密度电容器将采用金属-电介质-金属电路制造，这将使生产率提高4%。 总体而言，台积电将改用新型低K绝缘体。 一种新的“干”工艺——金属反应离子刻蚀（RIE）将出现在硅晶圆加工电路中，它将部分取代使用铜的传统大马士革工艺（用于小于30纳米的金属触点）。 这也是首次使用石墨烯层在铜导体和半导体之间形成屏障（以防止电迁移）。
从IEDM 5月份的报告文件中我们可以看出，1,84nm芯片的多项参数将会更加出色。 这样，逻辑元件的密度就会更高，达到0,021倍。 SRAM 单元也会更小，面积为 2 µm15。 实验硅的性能一切正常 - 增加了 30%，并且在高频冻结的情况下功耗可能减少 XNUMX%。
新的工艺技术将使得可以从七个控制电压值中进行选择，这将为开发过程和产品增加多样性，并且EUV扫描仪的使用肯定会简化生产并使其更便宜。 据台积电称，与 0,73nm 工艺相比，改用 EUV 扫描仪可将线性分辨率提高 7 倍。 例如，为了生产第一层中最关键的金属化层，只需要一个 EUV 掩模，而不是五个传统掩模，因此，只需一个生产周期，而不是五个。 顺便说一句，请注意使用 EUV 投影时芯片上的元件有多整齐。 美丽，仅此而已。
来源： 3dnews.ru