Imec 推出適用於 2nm 製程技術的理想電晶體

眾所周知，向 3 nm 製程技術的過渡將伴隨著向新電晶體架構的過渡。 例如，用三星的術語來說，這些將是MBCFET（多橋通道FET）晶體管，其中晶體管通道看起來像多個以奈米頁形式彼此疊置的通道，四面都被柵極包圍（了解更多詳細訊息） ， 看 我們 14 月 XNUMX 日的新聞檔案).

據比利時中心 Imec 的開發人員稱，這是一種先進但不理想的使用垂直 FinFET 閘極的電晶體結構。 非常適合元素尺寸小於 3 nm 的技術流程 不同的電晶體結構，這是比利時人提出的。

Imec 開發了一種具有分頁或 Forksheet 的電晶體。 這些是與晶體管通道相同的垂直奈米頁，但由垂直電介質分隔。 在電介質的一側，創建具有 n 通道的電晶體，在另一側創建具有 p 通道的電晶體。 兩者都被一個垂直肋形式的共同百葉窗包圍。

減少具有不同電導率的電晶體之間的片上距離是進一步縮小製程規模的另一個主要挑戰。 TCAD 模擬證實，分頁電晶體將使晶片面積減少 20%。 整體而言，新的電晶體架構將標準邏輯單元高度降低至4,3軌。 單元將變得更簡單，這也適用於SRAM儲存單元的製造。

從奈米頁電晶體到分離奈米頁電晶體的簡單轉變將在保持功耗的同時將性能提高10%，或在不提高性能的情況下將功耗降低24%。 2nm 製程的模擬表明，使用分離奈米頁的 SRAM 單元可將面積減少並提高性能高達 30%，p 接面和 n 接面間距高達 8 nm。

來源： 3dnews.ru