今天三星電子 關於半導體生產技術製程開發的計畫。 該公司認為基於專利 MBCFET 電晶體的實驗性 3 奈米晶片數位專案的創建是當前的主要成就。 這些電晶體在垂直 FET 閘極中具有多個水平奈米頁通道（多橋通道 FET）。
作為與 IBM 聯盟的一部分，三星開發了一種略有不同的技術，用於生產通道完全被閘極包圍的電晶體（GAA 或 Gate-All-Around）。 這些通道應該以奈米線的形式變薄。 隨後，三星放棄了這項方案，並為具有奈米頁形式通道的晶體管結構申請了專利。 這種結構可讓您透過操縱頁面（通道）數量和調整頁面寬度來控制電晶體的特性。 對於經典 FET 技術來說，這樣的操作是不可能的。 為了提高FinFET電晶體的功率，需要增加基板上FET鰭片的數量，而這需要面積。 MBCFET電晶體的特性可以在一個實體閘內改變，為此您需要設定通道的寬度及其數量。
使用 GAA 製程進行生產的原型晶片數位設計（流片）的可用性使三星能夠確定 MBCFET 電晶體的能力極限。 需要注意的是，這仍然是電腦建模數據，新的製程流程只有在投入量產後才能最終判斷。 然而，有一個起點。 該公司表示，從7nm製程（顯然是第一代）過渡到GAA製程將使晶片面積減少45%，功耗減少50%。 如果不節省消耗，生產力可以提高35%。 此前，三星在轉向 3nm 製程時實現了成本節約和生產力提升 被逗號隔開。 事實證明，要么是其中之一，要么是另一個。
該公司認為，為獨立晶片開發商和無晶圓廠公司準備公有雲平台是普及3奈米製程技術的重要點。 三星沒有隱藏生產伺服器上的開發環境、專案驗證和程式庫。 SAFE（三星先進代工生態系統雲端）平台將向世界各地的設計人員開放。 SAFE雲端平台由亞馬遜網路服務（AWS）、微軟Azure等主要公有雲服務參與創建。 Cadence 和 Synopsys 的設計系統開發人員在 SAFE 中提供了他們的設計工具。 這有望使為三星工藝創建新解決方案變得更容易、更便宜。
回到三星的3nm製程技術，我們補充一下，該公司推出了其晶片開發包的第一個版本——3nm GAE PDK Version 0.1。 借助它的幫助，您現在就可以開始設計 3nm 解決方案，或者至少準備好在三星的這項工藝廣泛普及時採用它。
三星宣布其未來計劃如下。 今年下半年，採用6nm製程的晶片將啟動量產。 同時，4nm製程技術的開發也將完成。 首款採用 5nm 製程的三星產品的開發將於今年秋季完成，並於明年上半年投入生產。 此外，到今年年底，三星還將完成 18FDS 製程技術（FD-SOI 晶圓上的 18 奈米）和 1 Gbit eMRAM 晶片的開發。 從 7 nm 到 3 nm 的製程技術將使用強度不斷增強的 EUV 掃描儀，讓每一奈米都變得有意義。 再往下走，每走一步都需要戰鬥。
來源： 3dnews.ru