A liberazione di u prughjettu CoreBoot 4.22 hè dispunibule, in u quadru di quale hè sviluppata una alternativa libera à u firmware proprietariu è u BIOS. U codice di u prugettu hè distribuitu sottu a licenza GPLv2. 135 sviluppatori anu participatu à a creazione di a nova versione, chì hà preparatu 977 cambiamenti. Hè nutatu chì, partendu da a prossima versione, u prugettu cambierà à un novu schema di nomenclatura di versione chì usa una data di riferimentu (year.month.update), per esempiu, in February 2024, invece di a versione 4.23, a liberazione 24.02.00. esse furmatu.
I cambiamenti principali:
- Una implementazione iniziale di a piattaforma AMD openSIL (Open-Source Silicon Initialization Library) hè stata aghjunta, sviluppendu cumpunenti per simplificà a creazione di firmware.
- Aggiuntu u supportu per 17 schede madri. 11 di e schede aghjunte sò aduprate nantu à i dispusitivi chì utilizanu Chrome OS o servitori Google. Tariffe micca relative à Google:
- AMD Onyx
- Intel Meteorlake-P RVP
- Purismu librem 11
- Purism Librem L1UM v2
- Siemens FA EHL
- Supermicro X11SSW-F
- Supportu aghjuntu per AMD Genoa SoC.
- Nant'à l'architettura x86, in i tappe prima di l'inizializazione di memoria, u supportu per a sezione ".data" hè implementatu, chì permette l'usu di definizioni di variabili globale in codice C. Durante a tappa di u bloccu di carica, i dati sò attaccati immediatamente dopu à u codice è poi posti in u cache cù u cuncettu Cache-As-RAM (VMA).
- Per i sistemi x86 in i stadi di ramstage è di pre-memoria, u supportu di cache hè statu implementatu per u sistema di fugliale CBFS utilizatu per ospitu cumpunenti Coreboot in Flash. A cache CBFS permette di decompressà i schedari CBFS cù a funzione cbfs_map () senza riservà una zona di memoria separata per u schedariu. Per cunfigurà a dimensione di cache, i paràmetri PRERAM_CBFS_CACHE_SIZE è RAMSTAGE_CBFS_CACHE_SIZE sò pruposti.
- Aggiunta a capacità di incrustà romstage in u bootblock. A consegna di romstage cum'è parte di u bloccu di boot permette di riduce a dimensione di u codice da 10-20 mila linee. Situazioni in quale un romstage separatu pò esse necessariu include cunfigurazioni cù vboot o modalità fallback, è ancu i dispositi cù una dimensione limitata di bloccu di boot (Intel APL 32K) o media di boot troppu lento (alcuni SoC ARM).
- Una API hè stata aghjunta à gfx per detectà a presenza di una pantalla esterna in i dispositi cù chips Intel.
- pci_rom avà supporta l'aghjunta di una somma di cuntrollu per u VBIOS quandu si pupula a tabella VFCT. Questa somma di cuntrollu hè ancu verificata da certi driver AMD per Windows.
- Aghjuntu cambiamenti per permette u lanciu Windows nantu à certi Chromebook cù Coreboot.
- Implementazione di a generazione di tavule ACPI per i dispositi basati nantu à l'architettura ARM64.
- Cumpatibilità mejorata cù e specificazioni ACPI.
- I paràmetri di MRC (Codice di Riferimentu di Memoria) per i pannelli SNB + MRC sò stati spustati in a struttura DeviceTree.
- Cumpunenti di carichi pagati aghjurnati basati nantu à U-Boot è edk2.
- L'arnesi utilizati sò stati aghjurnati: GMP 6.3.0, binutils 2.41 è MPFR 4.2.1.
- U ramu principale in u repositoriu Git hè statu rinominatu da "maestru" à "principale".
Source: opennet.ru
